实验7-8 时序逻辑电路设计feng.ppt

一、实验目的 1．掌握同步时序电路的设计方法。 2．熟悉集成触发器的逻辑功能及使用。 二．实验设备与器件 三、实验内容 1、用JK触发器设计一个同步七进制加法计数器 CP时钟脉冲由实验箱上的单脉冲或1Hz自动秒脉冲提供，计数器输出状态用实验箱的 LED逻辑电平显示或七段数码显示管检测，记录实验结果。 2、用集成计数器74LS192设计可控进制的加法计数器。当输入控制变量M=0时，工作在7进制，M=1时，工作在5进制。 3、 用D触发器设计一个同步四进制加减可逆计数器。 CP时钟脉冲由实验箱上的单脉冲或1Hz自动秒脉冲提供，计数器输出状态用实验箱的 LED逻辑电平显示或七段数码显示管检测，记录实验结果。 4、用D触发器或JK触发器设计一个110串行序列信号检测器。当连续输入信号110时，该电路输出为1，否则为0。设依次送入的信号为001101110。 四、实验报告要求 1．写出设计过程，画出实验逻辑电路图。 2．记录实验结果。 设计一个串行数据检测器.对它的要求是:连续输入110时输出为1,其他输入情况下输出为0。 解：（一）进行逻辑抽象，画出状态图和状态表 输入变量X，检测结果Y * 2片 74LS192 十进制同步加/减计数器 2片 74LS74 双上升沿D触发器 2片 74LS76 双JK触发器 2片 74LS00 四2输入与非门 １台 SAC-DGII-4 数字电路实验箱 数 量 型 号 规 格 仪器或器材名称 实验七、八 时序逻辑电路设计 00 00 02 20 86 51 74 74 76 76 连续脉冲 单脉冲 192 192 五、实验中注意的问题 1．必须检查用到的所有集成块的功能。 2. SD’、RD’接1，不要悬空。 3．检查导线。 4. Q3Q2Q1顺序不要接错。 用集成计数器74LS192设计可控进制的加法计数器。当输入控制变量M=0时，工作在7进制，M=1时，工作在5进制。 解：终点相同：1000 M=0时： 0010 - 0011------1000 M=1时： 0100 - 0101------1000 1 clk 0 192 CPD CPU D0 D1 D2 D3 Q0 Q1 Q2 Q3 C0 LD RD 0 0 D3D2D1D0=0M M 0 192为异步置数，在1001时产生置数信号 M 没有输入１之前状态为S0 ，输出为0， 输入１个１状态为S1 ，输出为0 连续输入２个１状态为S2 ，输出为0 再输入1个0，输出为1 ，状态为S0 连续输入２个或2个以上1，输出为0，状态为S2 输入变量X有0、1两种状态 可画出原始状态转换图如下： 1/0 Mealy型 0/0 S0 S2 S1 1/0 1/0 0/0 0/1 1/0 Moore型 0/0 S0 S2 S1 1/0 1/0 0/0 S3 0/0 0/1 1/1 二、确定触发器数目，选定状态编码 　　状态数M=3，所以选２个触发器 　　选状态编码：　　　　S0=00, S1=01, S2=10 00 01 1/0 0/0 1/0 0/0 0/1 10 1/0 三、画出次态卡诺图，选定触发器类型，求出状态方程，输出方程 01 00 1 0 10 11 Q1Q0 X 00/0 00/0 00/1 01/0 10/0 10/0 × ×