第六章 时序逻辑电路lhc.ppt

三态数据选择器(4选1) 三态数据选择器受AC0和AC1(n)的控制，用于选择输出三态缓冲器的选通信号。可分别选择VCC、地、OE和第一乘积项。 工作 AC0 AC1(n) TX（输出） 0 1 地电平 0 0 VCC 1 0 OE 1 1 第一乘积项 工作 高阻 OE=1，工作 OE=0，高阻 1，工作 0，高阻 三态缓冲器 的工作状态 FMUX： 根据AC0和AC1(n)的不同编码，使反向传输的电信号也对应不同。 反馈数据选择器(4选1)——OMUX 1脚接CP，11接OE 反相 同相 0 1 0 1 0 寄存器输出 1脚接CP，11脚接OE，该宏单元为组合输出，但至少有一个宏单元为寄存器输出 反相 同相 0 1 1 1 0 时序电路中的组合输出 同上，三态门由第一乘积项选通，反馈取自I/O口 反相 同相 0 1 1 1 1 反馈组合输出 1，11脚为数据输入端，组合输出，三态门选通 反相 同相 0 1 0 0 1 专用组合输出 1，11脚为数据输入端，输出三态门禁止 — — 1 0 1 专用输入 备 注 输出相位 XOR(n) AC1(n) AC0 SYN 功 能 组合 3. GAL的编程与开发 软件工具 硬件工具 讨论： 你是否用过GAL或别的可编程逻辑器件？有何体会？ ?时序电路的分析，首先按照给定电路列出各逻辑方程组、进而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图或原始状态表，有必要时需进行状态化简，继而对状态进行编码，然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完成设计任务。 小 结 ?时序逻辑电路一般由组合电路和存储电路两部分构成。它们在任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的状态有关。时序电路可分为同步和异步两大类。 逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。 第六章 结束！ 6.1.3 ； 6.1.8 6.2.2 ； 6.2.4 6.3.1 ； 6.4.3 6.5.2 ； 6.5.5 ； 6.5.10 6.5.17 ； 6.5.19 作业： （1）分析同步时序逻辑电路有哪些主要步骤？ （2）同步时序逻辑电路设计有哪些主要步骤？ （3）寄存器及其功能。 （4）计器及其功能。 （5）如何设计任意进制计数器？ （6）GAL的基础知识。 复习（提问）： 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 计数器的功能：不仅可以计数也可作为分频器。 思考题： 如考虑每个触发器都有1tpd的延时，电路会出现什么问题？ 异步计数脉冲的最小周期 Tmin=n tpd。（n为位数） ②典型集成电路 中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器。在 5V、25℃工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。 74HC/HCT393的逻辑符号 Q0在每个CP都翻转一次： Q1仅在Q0=1后的下一个CP到来时翻转： FF0可采用T=1的T触发器； FF1可采用T= Q0的T触发器； Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转 FF2可采用T= Q0Q1的T触发器； Q2仅在Q0=Q1=1后的下一个CP到来时翻转 FF3可采用T= Q0Q1Q2的T触发器。 4位二进制计数器状态表 0 0 0 0 0 16 1 1 1 1 1 15 0 0 1 1 1 14 0 1 0 1 1 13 0 0 0 1 1 12 0 1 1 0 1 11 0 0 1 0 1 10 0 1 0 0 1 9 0 0 0 0 1 8 0 1 1 1 0 7 0 0 1 1 0 6 0 1 0 1 0 5 0 0 0 1 0 4 0 1 1 0 0 3 0 0 1 0 0 2 0 1 0 0 0 1 0 0 0 0 0 0 Q0 Q1 Q2 Q3 进位输出 电路状态 计数顺序 (2) 4位同步二进制加计数器 ① 工作原理 4位同步二进制加计数器逻辑图 CE=0： 保持不变； CE=1： 计数。 4位二进制同步加计数器时序图 ②典型集成计数器74LVC161 2选1数据选择器 时序图 TC=CET?Q3Q2Q1Q0 74LVC161逻辑功能表 * 数 计 × × × × ↑ H H H H L 持 保 × × × × × L × H H * 持 保 × × × × × × L H H * D0 D1 D2 D3 D0