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基于媒体数字信号处理器的流预取机制 叶霞 辛愿 刘勇 刘鹏 浙江大学 信息与电子工程学系 ACA2012 西安 内容 背景 相关工作 流预取机制 评估方法 实验结果 结论 ACA2012 西安 背景 数据预取 隐藏访存延迟，降低cache缺失所带来的延时 数据在实际使用前预先取到距处理器更近的存储结构中，在发生cache缺失 时数据已被传送进处理器，减少因数据传送而停顿流水线的时间，从而降低 发生cache缺失所引起的开销 数据预取在商用处理器中的应用 Power4 ，UltraSPARCIII及Blue Gene/Q TMS320C66x 采用流预取引擎，与C64x+相比，性能提升40% YHFT-DX ，预取与非阻塞cache 的结合，提出一种针对高性能DSP 的一级数 据cache 的优化策略，使访问cache缺失引起的流水线停顿从8拍降为2拍 本文目的 针对MediaDSP64处理器存储结构，设计一种针对MediaDSP64 的一级数据 cache优化策略，探索适合于MediaDSP64 的预取策略—基于可变步长的流预 解决方案 ACA2012 西安 相关工作1 数据预取划分 软件预取 硬件预取 表1 软件/硬件预取优缺点比较 针对MediaDSP64处理器，选择 优点 缺点 增 加 额 外 指 令 开 硬件预取 销，需要准确计算 软件预取需要在应用程序中插 软件 结合程序特性，预取 预取的地址，预取 算 法 在 编 译 时 完 入预取指令，修改编译器，实 预取 准确度高 成，不能随程序运 现过程较为复杂 行的动态变化而变 硬件预取准确率虽然不及软件 没有指令开销，不需 化 基 于 访 存 历 史 信 预取，但是其不需要扩展原有 硬件 要编译和程序员支 息，需额外的硬件 预取 持，对各种程序的自 的指令集，不用程序员或编译 开销 适应能力强 器的干预，通过在处理器内部 增加硬件预取电路实现 ACA2012 西安 相关工作2 硬件预取 顺序预取 预取当前被访问cache块的下一块，简单易行 不命中预取和带标记预取