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VHDL 语言设计参考 VHDL 是一种用于数字系统行为级描述的编程语言。VHDL 具备了许多适合于电子器 件行为级描述的特性，无论是简单的逻辑门电路还是复杂的微处理器或用户自定制的器件。 从而，VHDL 满足电路行为中电气特征（诸如信号上升/下降时间、门延迟和功能）的精确 描述。并且利用VHDL 仿真模型可以搭建更大的可仿真电路。 VHDL 还是一种通用的可编程语言，就如同利用高级语言在计算机上编写复杂的设计程 序，VHDL 允许输入复杂电子电路的行为级设计，并实现自动电路综合或系统仿真。同时， VHDL 也不同于高级语言，采用并发事件设计（即在执行阶段内，每个语句行为是并行执行 的）；这一特性取决于硬件电路设计上固有的并行执行的特性。 VHDL 最重要的应用之一就是设计电路的执行规范，语法规则与 Testbench 相一致。 Testbench 是用于验证电路在时间上行为级描述的。在任何时候，Testbench 都将作为VHDL 设计项目的一个组成部分。 注：符号 =为付值操作符，表示将符号右边的数值给符号左边的变量； 一个完整的 VHDL 设计项目至少要包含一个实体（entity ）和结构体（architecture ）定义。 对于一个大型设计，通常需要定义多个实体/结构对并且将他们连接在一起形成一个完整的 电路。实体定义用于描述电路的输入/输出端口；结构体定义是VHDL 设计中最小的组成单 元。在仿真或综合执行前，每个实体必须被相对应结构体封装。在结构体中描述了实际的功 能。 实体定义 entity comp_name is port(in_port : in bit_vector(7 downto 0); out_port : out bit); end comp_name; 结构体定义： architecture comp_name of entity_name is begin conditional assignment; end comp_name; 注：关键字process 用来封装复杂的顺序逻辑设计； VHDL 语言中的数据类型： VHDL 设计中实际由5 种设计单元类型构成：实体、结构体、程序包、程序包体和配置。其 中，实体和结构体是必不可少的，而封装和配置为可选项。 程序包（packages ）和程序包体（package bodies ）为了使数据类型、常量及子程序在相关的 若干设计单元中可见，VHDL 提供了程序包机制。在VHDL 中，程序包代表一个库单元， 其中包含着可用于其它设计单元的一系列说明如类型定义、常量和全局子程序等；并且还可 以被编译成库实现复用。每个程序包由“程序包定义“和“可选的包体”两部分组成； 注：在程序包定义中利用关键字use 声明相关类型就可以使其具备全局属性；程序包与程序包体需要采用相同的名称，并且成对 出现；程序包是主设计单元，而程序包体是次级单元。 配置（configurations ）定义在VHDL 设计中可以作为总体轮廓描述。 如何创建VHDL 测试平台 当逻辑设计越来越复杂和全面，前期验证是一个成功设计项目的关键因素， 因此具备了强大的测试仿真功能的VHDL 设计语言作为逻辑设计的首选。在设 计前期进行仿真，将节省整个系统设计中综合阶段耗费的时间，同时还将大幅度 提高 FPGA 布局/布线和其他与综合相关软件的效率。而要实现对项目的仿真， 通常需要新建一个VHDL 程序，即测试平台（Testbench ）。测试平台模仿为实现 验证功能将综合设计建立在一个硬件电路试验板上。测试平台仅简单的运用连续 时间电路上的输入向量；也可以通过读取测试数据包的形式。事实上，一个全面 的测试平台通常会更复杂并且花费在测试上的时间也远远大于在电路综合阶段 上的。一旦掌握了 VHDL 代码测试平台的能力，对全面而可靠的逻辑电路设计 将大有裨益。按照实际设计的需要，通常可以建立一个或多个测试平台去验证功 能设计（不包含时延问题）；还满足检测时间相关性的可靠设计或模仿布线后的 时间信息。在仿真期间，测试平台将位于整个设计的最顶层。对于仿真器，被测 试的代码和测试平台没有什么差别，都是设计中的组成部分。 在对设计方案构建测试平台的时候，就需要很好的掌握创建VHDL 测试平台 的基本语法规则。利用记录和多维阵列去描述测