实验三QuartusII混合输入及层次化设计.docVIP

实验三：QUARTUS II 的混合输入及层次化设计练习 实验目的 掌握和熟悉QUARTUS II软件的混合输入法设计数字电路的方法。 掌握QUARTUS II软件的层次化设计方法及步骤。 掌握和熟悉QUARTUS II软件的设计输入、编译、仿真以及下载。 实验内容 用QUARTUS II软件的原理图和硬件描述语言混合输入法及层次化设计发昂发设计一个十进制数的计数、译码及显示电路。 三、实验条件 （1）电脑。 （2）开发软件：Quartus II （3）开发设备：EL — EDA—V型; EDA实验开发系统。 （4）拟用芯片：ACEX1K; EP1K100QC208-3。 实验步骤 设计一个同步BCD码十进制计数器（利用VHDL语言编写），设计文件名为COUNT10.VHD，对其编译，仿真通过后，生成电路符号COUNT10.SYM,即将我们设计的十进制计数器编译成工作库中的一个元件。 设计一个BCD码输入，输出为共阴极的显示译码器，设计文件名为DEC7S.VHD（利用VHDL语言编写），对其编译，仿真通过后，生成电路符号DEC7S.SYM,即将我们设计的显示译码器编译成工作库中的一个元件。 利用原理图输入法建立顶层设计文件，文件名COUNT10_TOP.GDF,文件中要输入前面连个文件生成的元件。 对顶层设计文件构成的项目进行编译、仿真及下载，最后在EDA实验开发系统上验证电路的功能。 实验设计 (1)十进制计数器的VHDL程序 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; ENTITY COUNTER IS PORT ( CLR : IN STD_LOGIC; CLK : IN STD_LOGIC; EN : IN STD_LOGIC; Q : buffer STD_LOGIC_VECTOR(3 downto 0); CO : OUT STD_LOGIC ); END COUNTER; ARCHITECTURE J OF COUNTER IS SIGNAL q_temp:std_logic_vector(3 downto 0); BEGIN process(clk,q_temp) BEGIN IF(clk event AND clk=1)THEN IF(clr=1) THEN q_temp=(OTHERS=0); ELSIF(en=1) THEN IF(q_temp=1001) THEN q_temp=(OTHERS=0); ELSE q_temp=q_temp+1; END IF; END IF; END IF; q=q_temp; END PROCESS; co=1 WHEN q_temp=1001 AND en=1 ELSE 0; END J; （2）显示译码器的VHDL的程序 LIBRARY ieee; USE ieee.std_logic_1164.all; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY LED7S IS PORT ( Q : IN STD_LOGIC_VECTOR(3 downto 0); L : OUT STD_LOGIC_VECTOR(6 downto 0) ); END LED7S; ARCHITECTURE H OF LED7S IS BEGIN PROCESS(Q) BEGIN CASE Q IS WHEN0000=L=0111111; WHEN0001=L=0000110; WHEN0010=L=1011011; WHEN0011=L=1001111; WHEN0100=L=1100110; WHEN0101=L=1101101; WHEN0110=L=1111101; WHEN0111=L=0000111; WHEN1000=L=1111111; WHEN1001=L=1101111; WHEN OTHERS=L=0000000; END CASE; END PROCESS; END