计数器／分频器输出端 - 数字电路与逻辑设计.pptVIP

实验三 中规模时序逻辑芯片的应用及时序电路设计 三、实验的基本原理 4、74LS90：二－五－十进制异步计数器 5、74LS193：双时钟4位同步加/减可逆计数器 6、CD4040：十二位串行进位二进制计数器/分频器 四、实验内容及要求 一、实验目的 二、实验设备及用具 1、掌握MSI计数器和分频器的逻辑功能及使用方法; 2、掌握使用MSI计数器设计任意模计数器的方法。 1、数字逻辑实验箱 一台； 2、双踪示波器 一台； 3、万用表 一只； 4、74LS00（1片）、74LS90（2片）、74LS193（2片）CD4040（1片），连接导线若干。 1、计数器是数字电路中应用最广泛的功能部件； 2、用于计数、分频、定时、产生序列信号及数据处理； 3、灵活使用中规模集成计数器的“清零端”、“置一端”及“进位/借位端”可以级联出任意进制计数器，其方法有置零法（复位法）和置数法（置位法）。 ※RO(1)、RO(2)：异步清零复位端。两端同为高电平时有效，计数器清零。在计数过程中此两端至少有一端为低电平。 ※ R9(1)、R9(2)：异步置9端，两端同为高电平时有效，计数器输出置9。在计数过程中此两端至少有一端为低电平。 ※ CPB：二～五进制计数／分频器时钟输入端，下降沿有效; ※ CPA：二进制计数分频器和十进制计数器时钟输入端，下降沿有效; ※ QA、QB、QC、QD：计数器／分频器输出端; ※ CP+：加法计数时钟输入端，上升沿有效，在进行减法计数时应长期处于高电平； ※ CP-：减法计数时钟输入端，上升沿有效，在进行加法计数时应长期处于高电平。 ※ LD：异步预置控制端，低电平有效，LD =0时，QA、QB、QC、QD 分别为A、B、C、D的数据。 ※ QA、QB、QC、QD：计数器输出端，状态为0000~1111，QD 为最高位，QA为最低位。 ※ RD：异步清零端，高电平有效，将输出端QA、QB、QC、QD清零。 ※ BCO：借位输出端，用来作n位级联使用。低电平有效，即借位信号为负脉冲。 CCO：进位输出端，用来作n位级联使用。低电平有效，即进位信号为负脉冲。 ※ A、B、C、D：数据输入端，预置数时向A、B、C、D送入数据，即可使计数器输出端QA、QB、QC、QD分别为A、B、C、D端的数据（LD=0时） ※ CP：时钟（计数）输入端，下降沿有效。 ※ RD：异步清零端，高电平有效，即将Q1~Q12清零。该端通常处于低电平。 ※ Q1~Q12：输出端。QN为CP的2N分频。 由CD4040对2048Hz的脉冲信号分频输出1Hz 1、使用2片74LS90设计一个60进制加法计数器电路。 （1）计数顺序为00、01、02……58、59、00……； （2）由CD4040对2048Hz的脉冲信号分频输出1Hz的输出作为60进制计数器的时钟； （3）将计数器输出连接到实验箱的数码管显示模块（模块输入为4位BCD码）。 2、使用2片74LS193设计一个60进制减法计数器电路。 （1）计数顺序为00、59、58、57……01、00、59……； （2）由CD4040对2048Hz的脉冲信号分频输出1Hz的输出作为60进制计数器的时钟； （3）将计数器输出连接到实验箱的数码管显示模块（模块输入为4位BCD码）。