10位移位相加乘法器.docVIP

本科生EDA课程设计论文 基于 Verilog 院 系 专 业 学 生 班 级 姓 名 学 号 指导教师单位 指导教师姓名 设计题目: 设计一个10位的移位相加乘法器。要求作出功能和时序仿真。 设计原理:10位二进制乘法采用移位相加的方法。即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次由乘数最低位与被乘数得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，直到所有的部分积都被加过一次。设计内容： （10位移位相加乘法器顶层设计原理图 QuartusⅡ） 操作数a移位模块shifta module shiftA(R,L,E,CLK,Q); input [9:0] R; input L,E,CLK; output reg [19:0] Q; integer K; wire [19:0] R20; assign R20={{10{1b0}},R}; always @(posedge CLK) begin if(L) Q=R20; else if(E) begin Q[0]=1b0; For (K=1;K20;K=K+1) Q[K]=Q[K-1]; end end endmodule 操作数b移位模块shiftb module shiftB(R,L,E,CLK,Q0,Z); input [9:0] R; input L,E,CLK; output Q0; output Z; reg [9:0] Q; integer K; always @(posedge CLK) begin if(L) Q=R; else if(E) begin for (K=9;K0;K=K-1) Q[K-1]=Q[K]; Q[9]=1b0; end end assign Z=(Q==0); assign Q0=Q[0]; endmodule 实现p+a功能的sum模块 module Sum(A,P,Psel,sum); input [19:0] A,P; input Psel; output [19:0] sum; reg [19:0] sum; wire [19:0] AP_sum; integer K; assign AP_sum=A+P; always @(Psel or AP_sum) begin sum = Psel ? AP_sum : 20b0; end endmodule 存储结果的reg16模块 module reg16(R,CLK,Rst,E,Q); input [19:0] R; input CLK,Rst,E; output reg [19:0] Q; always @(posedge CLK or negedge Rst) begin if (Rst==0) Q=0; else if (E) Q=R; end endmodule 控制逻辑模块multshift_cntrl module multshift_cntrl(Clock,Reset,s,z,B0,EA,EB,EP,Psel,Done); input Clock,Reset,s,z,B0; output reg Done; output reg EA,EB,EP,Psel; reg [1:0] t,Y; parameter S1 = 2b00,S2 = 2b01,S3 = 2b10; always @(s or t or z) begin: State_table case (t) S1: if(s==0) Y = S1; else Y = S2; S2: if(z==0) Y = S2; else Y = S3; S3: if(s==1) Y = S3; else Y = S1; default : Y = 2bxx; endcase end always @(posedge Clock or negedge Reset) begin: State_flipflops if (Reset==0) t=S1; else t=Y; end always @(s or t or B0) begin: FSM_outputs EA=0;EB=0;EP=0;Done=0;Psel=0; case (t) S1: EP=1; S2: begin EA = 1;EB = 1;Psel = 1; if(B0) EP = 1;else EP = 0;end