FPGA_ASIC-基于FPGA的LVDS高速差分板间接口应用.pdf

电子发烧友 电子技术论坛 基于FPGA 的LVDS 高速差分板间接口应用 李云志，李立萍，杨恒 ( 电子科技大学 电子工程学院信息工程系，成都 610054) 摘要：随着ADC 器件速率的提高以及FPGA 、DSP 器件运算速度的提升，高速AD 和信号 处理系统之间需要进行高速、稳定的数据传输，原来广泛应用CPCI 以及FDPD 高速总线的 带宽已经无法满足宽带接收机的数据传输速率要求，成为影响接收机性能的新瓶颈。针对这 一情况，提出了一种基于LVDS 差分接口的DDR 传输接口，解决了这一瓶颈，并且在实际 硬件平台上进行了FPGA 实现，达到了18.4 Gbit ／s 的接口速率。 关键词：低电压差分信号，数字接收机，双倍数据率，现场可编程门阵列 0 引言 随着ADC 器件性能和DSP,处理能力的提高，板间数据传输需要更高的带宽才能满足应 用要求。以现在主流的工业CPCI 总线为例，其传输带宽最高为4 Gbit ／s，而采用FDPD 以 及最新FDPDII 标准的工业总线，最大传输带宽也仅仅达到1.2 Gbit ／s 和3.2 Gbit ／s，远远 无法满足宽带接收机的传输接口带宽要求。因此，数字接收机内部的传输接口速率成为了有 一个影响宽带数字接收机性能的瓶颈。 近年来出现的 LVDS 具有高速、低功率、抗干扰性能好的特点，非常适合于作为板间 数据传输接口的标准。 本文基于图1 实现了一种基于LVDS 差分传输技术，采用DDR 双倍数据率技术进一步 提高了数据传输速率，使接口数据速率最高可达到 18.4Gbit ／s 的板间传输接口，而总线宽 度仅仅为23 位。并且采用了速率可灵活调整的时钟产生电路，可实现200 、400 和800 MHz 的DDR 速率，完成了PCB 布线及基于Xilinx Vertex2 和Vertex4 FPGA 的DDR 收、发器综 合设计。并成功应用在采用了55351-1259 和54457-1258 通用接插件的AD9218 ADC 采集板 与4 处理器ADSP TS201 数字信号处理板构成的通用信号处理系统上。 1 发送端与接收端系统设计 1.1 发送与接收系统框图 电子发烧友 电子技术论坛 传输接口原理图如图2 。 其中clk0 和clk180 两路反相时钟由FPGA 内部的DCM 模块将板载时钟芯片产生的100 MHz 时钟倍频产生，时钟可灵活配置为100、200 和400 MHz 从而满足不同速率ADC 数据 流量传输，关于DCM 的配置方法下文有详细描述。 两个FIFO 为FPGA 内部的blockRAM 软FIFO ，是为了缓存来自ADC 采集的数据。 传输控制逻辑是为了产生对FIFO 、ODDR 以及各个传输控制信号，其内部状态机状态 转换图如图3 。 data-tx 为LVCMOS2.5 标准的单端控制信号，由该信号控制数据的传输与中止；ODDR 模块的作用是将来自于两个FIFO 的两路SDR 单速率信号，转换为一路DDR 信号。其内部 原理下文有专门介绍。 电子发烧友 电子技术论坛 DDR 同步时钟clktx 最高可由两级DCM 倍频产生400 MHz 的数据传输始终，从而达到 单路800 MHz 的DDR 数据速率。该时钟信号通过LVDS 驱动器差分传输给接收端，作为接 收同步时钟。 板间接插器一共分配了24 路LVDS 差分传输通道，其中一路分配给同步时钟clktx，剩 下的23 对均可作为数据传输用，因此可以达到800 MHz ×23 ×1 bit=18.4 Gbit ／s 的接口速 率。接收端原理图如图4 。 接收端接收到由发送端传输来的DDR 数据信号、DDR 同步时钟clktx 以及数据同步信 号data_tx 。 传输端控制逻辑根据data_tx 信号使能DDR 接收器IDDR 以及后端的FIFO 。 DDR 信号经过IDDR 模块后生成两路普通数据信号D1out(9 ：0)和D2out(9 ：0)，经过 数据转换模块转换为32 位浮点数，供给接收FIFO 。 后端的四片 ADSP TS201 DSP 芯片通过 SDRAM 接口或者 64 位通用总线访问接收 FIFO ，提取AD 采集的浮点数据，完成快速测频或者快速傅立叶变换等各种通用算法。 1.2 DDR 信号产生电路：ODDR 逻辑 DDR 双倍数据传输模式相较于 S