系统架构分析本论文所提出的系统架构如图21所示其中控制.DOCVIP

系統架構分析 本論文所提出的系統架構如圖2.1所示，其中控制邏輯(Control logic)如圖2.2所示。此系統架構除了控制邏輯以外，還電壓準位轉換電路、具有重置功能的積分電路、單擊A/D轉換器和嵌入式統(ARM9)。輸入為方波訊號。參考訊號來自於石英振盪器輸出，因此其頻率相當準確而且穩定。和的工作週期都是50%。假設輸入訊號頻率大於參考訊號頻率。(,)是控制邏輯輸出的主要訊號，當(,)分別為(, )、(, )、(, )和(, )時，積分輸出電壓分別為保持不變、正向積分、反向積分和保持不變。 圖2.1 硬體電路架構 圖2.2 控制邏輯(Control logics) 2.1 控制邏輯電路分析 控制邏輯是訊號處理的核心，積分器電壓輸出初始重置為0 V，若參考訊號尚未由0變成1，不予理會輸入訊號。設計控制邏輯基本想法如下： 情況1：參考訊號尚未由變成，但是輸入訊號已先由變成。此時(,,,)之間的關係可用表2.1說明。當輸入訊號先由變成時，並不作先做反向積分，以便保證積分輸出為正電壓。必須等=情況下作完正向積分，而後待=情況下作反向積分。詳細情況可進一步用時序圖說明，如圖2.3所示。 表2.1 控制邏輯真值表(一) 情況2:參考訊號由變成時，輸入訊號尚未由變成。此時(,,,)之間的關係可用表2.2說明。當參考訊號變成且=時，作正向積分。當參考訊號變成且=時，積分輸出電壓保持不變。當=且=時，積分輸出電壓保持不變。當=且=時，作正向積分。詳細情況可進一步用時序圖說明，如圖2.3所示。 表2.2 控制邏輯真值表(二) 為了達成上述控制邏輯的功能要求，我們設計了控制邏輯電路，如圖2.2所示。假設初始=，在/CLR輸入端產生一個低電位脈波使====。因此初始情況===。數位訊號為參考訊號除以2的分頻輸出。在尚未由變成以前，保持為。在圖2.3的時序圖中不管是情況1或情況2， 皆可區分為(A,B,C)三個相位。這三個相位定義及說明如下： 相位A: =且= 在情況1時，輸入訊號先由變成。但是參考訊號尚未由變成，所以#1正反器的D輸入保持為。基於上述理由，雖然輸入訊號先由變成，數位輸出仍保持為。稍後當參考訊號由變成時，數位輸出變成因而開始作正向積分，也因而觸發#3正反器使=也因此使#1正反器的D輸入為。當數位輸出由變成時，正向積分結束也觸發了#4正反器使=。接下來當輸入訊號由變成時，因為這時後#1正反器的D輸入已為，造成數位輸出變成因而開始作反向積分。當數位輸出由變成時，反向積分結束也觸發了#5正反器使=。數位輸出(, )皆變為使變成因而結束了相位A。 在情況2時，參考訊號先由變成，所以#1正反器的D輸入變成。而且數位輸出變成因而開始作正向積分。因為#1正反器的D輸入已變成，所以當輸入訊號由變成仍會使數位輸出變成。當==時，積分輸出電壓保持不變。當輸入訊號先由變成造成(, )=(, )，此時作正向積分。當參考訊號先由變成造成(,)=(, )，此時作反向積分。當數位輸出(, )皆已由變成時，觸發了#4及#5正反器使(, )=(, )，變成因而結束了相位A。 相位B: = 數位輸出持續為的時間如下： =+ (2.1) 其中(, )分別代表#1單擊輸出和訊號持續為的時間。當由變成時，觸發#1單擊而使A/D轉換器開始轉換。=時使==因而不再作正向積分或反向積分。當訊號由變成因而觸發#2單擊，使得/CLR端產生低電位脈波。數位輸出變成因此結束了相位B。 相位C: =0 當訊號由變成時，觸發#2單擊而使=0，/CLR端產生低電位脈波回到初始狀態====，===。=0持續時間的長短取決於#2單擊時間常數。 圖2.3 控制邏輯的時序圖 2.2 積分電路分析 如圖2.1所示，控制邏輯輸出(, )經過準位調整器(Lever shifter)得到電壓。(, )與電壓的關係可用表2.3描述。 表2.3 (, )與電壓的關係 (, )分別代表邏輯高電位和邏輯低電位。和一樣時，積分電路的輸入電壓為0，當和不一樣時輸入的積分電壓為原來的一半。圖2.2中可變電阻是用來調整分壓電路消除電阻誤差使得(, )=(, )或(, )=(, )時=0 V。 圖2.4 AD844的等效電路 電壓饋入AD844的正端輸入。AD844是積分電路的核心，它的等效電路如圖2.4所示。如圖2.1及圖2.4所示，當=ON時電容放電至0 V。因此積分器輸出電壓衰減到0 V。輸入端電流為 (2.2) 是AD844的反向輸入端的等效輸入阻抗。當時以正向電流充電當時，以反向電流充電。因為開關的斷開關電阻，以及AD844的轉移電阻非常的大，積分器的出可以用以下的二階方程式表示：當時： (2.