实验五 基于CPD时序逻辑电路设计.pptVIP

实验五基于CPLD/FPGA时序逻辑电路设计 一 N进制加法计数器设计(N=学号+5) 二 含并行置位的8位移位寄存器设计 数控分频器的设计 *16位定时/计数器的设计 *频率和占空比可调PWM的设计 实验目的 学习任意进制计数器的设计、分析和测试方法 学习串入并出/并入串出的设计、分析和测试方法 学习数控分频器的设计、分析和测试方法 学习通用定时计数器的设计、分析和测试方法 学习通用PWM控制器的设计、分析和测试方法 实验内容 用VHDL语言编写实现下列器件功能的程序并进行编译、波形仿真,下载测试。 一 N进制加/减法计数器设计(N=学号+5) 二 含并行置位的8位移位寄存器设计 三 数控分频器的设计 四 16位定时/计数器的设计 五 频率和占空比可调PWM的设计 实验报告 写出实验电路的设计过程。 实验体会及实验收获。 仿真,下载,记录实验数据、结果。 设计示例1 数控分频器的设计 实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比. 数控分频器可以用计数值可并行预置的加法计数器设计完成的 . 设计示例1 数控分频器的设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC ); END ENTITY DVF; ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF CNT8 =THEN CNT8 := D; --当计数计满时，输入数据D被同步预置给计数器CNT8 FULL = ‘1’; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; --否则继续作加1计数 FULL = ‘0’; --且输出溢出标志信号FULL为低电平 END IF; END IF; 设计示例1 数控分频器的设计 END PROCESS P_REG ; ------------------------------------------------------- -- 为使输出信号占空比为50%,再进行2分频 ------------------------------------------------------- P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULLEVENT AND FULL = 1 THEN CNT2 := NOT CNT2 ; IF CNT2 = 1 THEN FOUT = 1; ELSE FOUT = 0; END IF; END IF; END PROCESS P_DIV ; END RCHITECTURE one ; 设计示例2 16位并进/并出移位寄存器设计 实验原理：移位寄存器的功能就是当在输入端给定输入数据和进位结果时，在输入的时钟信号作用