验证设计实例和verilog综合.pdf

第11章验证、设计实例和 Verilog综合 西安交大电信学院微电子学系 程 军 jcheng@mail.xjtu.edu.cn 设计 验证——Verilog TestBench 学习： • 用一个复杂的test bench复习设计的组织与仿真 • 建立test bench通常使用的编码风格及方法 西安交通大学微电子学系 P.10 设计组织 虚线表示编译时检测输入文件是否存在及可读并允许生成输出文件。 西安交通大学微电子学系 P.11 test bench组织 stimulus 要验证的设计 简单的test bench 激励 要验证的设计 复杂的test bench 验证结果 • 简单的test bench 向要验证的设计提供向量，人工验证输出。 • 复杂的test bench是自检测的，其结果自动验证。 西安交通大学微电子学系 P.12 Testbench程序构成 module Test_Bench; //通常测试验证程序没有输入和输出端口。 Local_reg_and_net_declarations Generate_waveforms_using_initial__always_statements Instantiate_module_under_test Monitor_output_and_compare_with_expected_values endmodule  测试平台的作用  产生仿真的激励(波形)；  将激励施加到被测的模块并收集其输出响应；  将输出响应与期望值进行对比；(option) 西安交通大学微电子学系 P.13 波形产生——并行块 • fork…join块在测试文件中很常用。他们的并行特性使用户可以说明 绝对时间，并且可以并行的执行复杂的过程结构，如循环或任务。 Time | data_ bus module inline_ tb; 0 | 8’b0000_0000 reg [7: 0] data_ bus; 10 | 8’b0100_0101 // instance of DUT 30 | 8’b0100_0110 initial fork 40 | 8’b0100_0111 data_bus = 8b00; 45 | 8’b1000_1110 #10 data_bus = 8h45; 50 | 8’b1000_1111 #20 repeat (10) #10 data_bus = data_bus + 1; 60 | 8’b1001_0000 #25 repeat (5) #20 data_bus = data_bus 1; 65 | 8’b0010_0000