第四课 清华大学数电4组合课件.pptVIP

4.2 组合电路的分析方法和设计方法 一、分析方法 二 设计方法 3.3 若干常用的组合逻辑电路 一、编码器(Encodor) 二、译码器(Decoder) （一）二进制译码器 （二）二—十进制译码器 功能：将输入的二—十进制码（BCD码）转换为代表0—9这十个数的电平信号。 （三） 译码器的应用（186页） 多路分配器(暂不讲） 实现组合逻辑电路 （四）显示译码器 1.七段字符显示器 2.BCD—七段显示译码器 这里将其作为组合电路介绍它的设计方法： 集成4-7线译码器7448简介 灭零输入 三、数据选择器(Multiplexer)——简称MUX （一）工作原理 (三) 应用 可用来设计组合逻辑电路（因为MUX函数式包含地址端全部最小项） （二）多位加法器 1.串行进位加法器 （三）应用 设计组合电路———用在加（减）某一常数的场合。 （三）逻辑功能的扩展 例如：用74LS85构成8位数值比较器。 3.4 组合逻辑电路中的竞争—冒险现象 一、竞争—冒险现象及其成因 题3.5 设计一个代码转换电路，输入是4位二进制代码，输出为4位循环码。 题3.14 分析图示电路，写出输出Z的逻辑函数式。CC4512为8选1数据选择器，它的逻辑功能表如下表。 解： 这次我们以4选1数据选择器74HC153为例进行分析。 D13 1 1 1 D12 0 1 1 D11 1 0 1 D10 0 0 1 0 × × 0 Y1 A0 A1 S1 我们分析上半部分： 57页74153 Z Z0 Z1 大家会分析74LS153即可 （二）功能扩展 例如：用双4选1数据选择器构成8选1数据选择器。 1.根据输入端个数决定使用4选1数据选择器个数M； 2.再根据1款中的M值决定需用的译码器的种类—X-M线译码器（M=2X）； 3.使用或门将各数据选择器的输出端相加。 本例 选2片4选1MUX; M=2, X=1,即1-2线译码器. 两个4选1数据选择器 1-2线译码器 低二位接地址端 高位接译码器输入 d0 d1 d2 d3 d4 d5 d6 d7 Y1’ a0 A1 A0 A2 Y0’ S0’ D0 D1 D2 D3 S1’ D0 D1 D2 D3 Y0 Y1 Z a1 a0 a1 例如用四选一数据选择器实现异或逻辑： Z=A’ B +A B’ A A1, B A0, Z Y 对比上两式得： D0=D3=0 , D1=D2=1 方法2：表格法 D3 0 1 1 D2 1 0 1 D1 1 1 0 D0 0 0 0 Y Z B(A0) A(A1) 可见数据选择器地址端的个数等于能实现的逻辑函数包含变量的个数。 1. Z= A’ B + A B’= A1’A0 + A1 A0’ Y= A1’A0’D0+A1’A0D1+A1A0’D2+A1A0D3 D3 A0 A1 B A Z Y D1 D0 D2 S D3 A0 A1 B A Z Y D1 D0 D2 S 1 输入变量接地址端 此例书上没有 方法1：公式法 还可以实现变量数比地址端数大1的逻辑函数。 例4.3.5，用4选1数据选择器实现交通灯判别电路。 1 1 1 1 1 0 1 1 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 1 0 0 0 Z G A R 令R—A1, A—A0, Z—Y Y D0 D1 D2 D3 由右面的真值表可求出： D0=G’ D1=D2=G D3=1 A R Z A0A1 S D0D1D2D3 Y 高二位接地址端 A1 A0 G 1 若用公式法，要将Z写成包含变量R,A最小项的与—或式。 D0 D1 D3 D2 1 0 1 1 + 0 1 1 1 1 1 1 1 0 0 1 0 四. 加法器(Adder) 实现二进制数的加法运算。 用公式法，不一定将R,A接A1,A0端，参见例4.3.5。 Y= A1’A0’D0+A1’A0D1+A1A0’D2+A1A0D3 令R—A1, A—A0, Z—Y （一）一