.1.2 SpartanⅡ和SpartanⅡE系列产品.pptVIP

2.1.2 Spartan-Ⅱ和Spartan-ⅡE系列产品 * 1.主要技术特性 Spartan-Ⅱ和Spartan-ⅡE系列产品主要技术特性如表2.1.1和表2.1.2所示。 表2.1.1 Spartan-Ⅱ系列产品主要技术特性 * 表2.1.2 Spartan-ⅡE系列产品主要技术特性 注：1.用户I/O数不包括4个全局时钟（global clock）/用户输入引脚端。 * Spartan-Ⅱ和Spartan-ⅡE系列产品同一型号的有用的用户I/O接口，根据不同的封装形式具有不同的数量，例如：Spartan-Ⅱ系列中的XC2S200采用不同的封装PQ208、 FG256、 FG456，引脚端数分别为140、176、284。 * 2. 器件结构 Spartan-Ⅱ和Spartan-ⅡE系列产品内部结构如图2.1.1所示，主要由可配置逻辑模块（CLB，Configurable Logic Block）、输入输出接口模块（IOB，Input／Output Block）、BlockRAM和数字延迟锁相环（DLL，Delay-Locked Loop）组成。其中，CLB模块用于实现FPGA的大部分逻辑功能，IOB模块用于提供封装管脚与内部逻辑之间的接口，BlockRAM用于实现FPGA内部数据的随机存取，DLL用于FPGA内部的时钟控制和管理。 * 图2.1.2 Spartan-Ⅱ和Spartan-ⅡE系列产品内部结构 * 3. CLB（Configurable Logic Block, 可配置逻辑模块） 在Spartan-Ⅱ和Spartan-ⅡE系列产品中，逻辑单元（LC，Logic Cell）是CLB模块的基本结构。l个 LC包括1个4输入的函数发生器、进位控制逻辑和存储逻辑。在LC中，每个4输入函数发生器可以用于实现 1个 4输入查找表（LUT，Look Up Table）、16 ×1bit同步 RAM或 16 ×1bit移位寄存器；存储逻辑可配置为D触发器或锁存器；进位控制逻辑与CLB模块中的运算逻辑相配合，可以在二个LC中实现 1个1位全加器。在LC中，每个函数发生器的输出既可以驱动C LB模块的输出，也可以作为D触发器的输入。 * 在Spartan-Ⅱ和Spartan-ⅡE系列产品中，每个CLB模块含有两个切片（Slice）,每个Slice包括两个LC。Slice的内部结构如图2.1.3所示，图中：Look-Up Table（LUT，查找表），Carry and Control Logic（CCL，进位控制逻辑）。除了4个基本的LC外，在CLB模块中还包括附加逻辑和运算逻辑。CLB模块中的附加逻辑可以将2个或4个函数发生器组合起来，用于实现更多输入的函数发生器。 * 图2.1.3 Spartan-Ⅱ和Spartan-ⅡE切片（Slice）结构 * 4. IOB（Input／Output Block， 输入输出接口模块） Spartan-Ⅱ和Spartan-ⅡE的IOB内部结构如图2.1.4所示，IOB内部包含有：可编程延迟（Programmable Delay）、可编程输出缓冲器（Programmable Output Buffer）、可编程输入缓冲器（Programmable Input Buffer Programmable）、偏置和ESD网络（Bias ESD Network ）、内部基准（Internal Reference）、到下一个I/O的连接（ To Next I/O）、到另一个Bank VREF输入端的连接（To Other External VREF Inputs of Bank），I/O等输入输出直接连接到封装引脚端（Package Pin）。IOB模块提供FPGA内部逻辑与外部封装管脚之间的接口。在IOB模块中，三个内部寄存器共享一个时钟信号（CLK）和置位／复位信号（SR），具有独立的使能信号OCE、TCE和ICE，可以实现D触发器和锁存器功能。 * IOB模块的外部信号输入路径上有一个缓冲器，用于控制外部输入信号是否直接进入FPGA内部。如果外部输入信号不直接进入FPGA内部，将通过IOB模块中的内部寄存器输入到FPGA内部。通过配置IOB模块的输入缓冲器，可以支持Spartan-Ⅱ和Spartan-ⅡE系列产品的所有输入接口信号标准。大多数情况下，输出信号的高电平取决于接口电压Vcco。 * 图2.1.4 Spartan-Ⅱ和Spartan-ⅡE的IOB内部结构 * 如图2.1.5所示，Spartan-Ⅱ和Spartan-ⅡE系列产品的I／O管脚分布在8个Bank中，同一个Bank的Vcco电压必须保持一致，不同Bank的Vcco电压允许不同。注意：在TQ