实时监控及任务调度下内核的调度3.docxVIP

Zynq UltraScale + MPSoC器件的主要组件之间的关系通常被认为是“不对称”的。也就是说，每个APU，RPU，PL和GPU都具有不同的功能和约束，它们不一定共享一个通用的操作系统，这些块之间的工作负载也就不可以无缝地移动。相反，想要为某一工作负载使用这些组件之一的设计人员必须为该组件专门定制该工作负载。这就是所谓的非对称多处理（AMP）。互连：互联交换机: Zynq UltraScale + MPSoC器件的互连基于ARM高级微控制器总线架构（AMBA）4.0规范的高级可扩展接口（AXI），并结合了许多其他相关的ARM技术。主机和从站很少直接连接。相反，几个交换机位于Zynq UltraScale + MPSoC器件的战略点，使各种模块能够彼此连接，同时保持Zynq UltraScale + MPSoC器件对电源管理，安全性，隔离和整体灵活性的重视。CCI: Cache-Coherent Interconnect（缓存相干互连）服务质量（QoS）系统中有两部分参与了QoS，互连交换机和CCI。基于交换机的QoS大多数交换机都包括QoS-400功能。 QoS-400是用于其交换机互连的Zynq UltraScale + MPSoC器件使用的CoreLink NIC-400标准的ARM加法。为互连中的大多数AXI主设备分配了QoS-400稳压器。Note：QoS-400“调节器”是ARM文档中用于描述块的术语与AXI主人关联以控制他们的行为。该调节器允许为每个AXI主站限制以下内容：?任何一次可能的最大交易数量?命令发布率基于CCI的QoSZynq UltraScale + MPSoC器件中使用的CCI-400具有QoS虚拟网络（QVN）功能，可用于避免在由两个不同的流量优先级类别生成的请求的存储器访问期间发生行前阻止（HOLB）效应。在这种情况下，通过CCI的一个流量被标记为低延迟，而另一个被标记为最佳努力。如果较低优先级的流量，即最大努力，将从更高优先级的流量即低延迟“保持行”（即，DDR端口），将出现HOLB。 QVN使用不同的队列和令牌仲裁两个DDR端口之间的流量，并避免HOLB引起的延迟。这在APU的情况下是有用的，因为它不限于使用单个预分配的DDR端口，而是连接在附接到APU本身附接到的CCI-400的两个DDR端口之间切换。由于APU的流量通常是低延迟，大多数其他流量共享CCI是最好的努力，所以使用QVN如刚才所述，确保APU获得适当的QoS用于其内存访问。QoS定制在绝大多数情况下，无需修改Zynq UltraScale + MPSoC器件默认使用的QoS设置。但是，如果您有问题，并希望可能调整某些QoS-400监管机构，请首先使用前面提到的APM和ATM所实现的内置数据收集功能。中断：Zynq UltraScale + MPSoC设备上有两个中断控制器，一个用于APU，另一个用于RPU。 APU的中断控制器实现了ARM全局中断控制器版本2（GICv2）规范，而RPU的中断控制器基于ARM GICv1规范。前者的一个主要优点是可以在APU上实现中断虚拟化。下图说明了Zynq UltraScale + MPSoC器件的中断路由：标有GIC-400的块是APU的GICv2中断控制器，标记为GIC（PL390）的块是RPU的GICv1中断控制器。APU中断控制器每个Cortex-A53处理器都有四条中断线作为输入：?nIRQ是正常优先级中断?nFIQ是高优先级或快速中断?nVIRQ是普通优先级的虚拟中断，用于APU上的虚拟化支持?nVFIQ是高优先级的虚拟中断，用于APU上的虚拟化支持APU的中断控制器处理Cortex-A53处理器的中断如下图所示：中断控制器分为两部分。分销商负责注册入站中断，并在将其分配给正确的目标CPU之前对其进行优先级排序。中断控制器的第二部分与每个CPU的中断线接口，以触发相关Cortex-A53处理器上的实际中断。中断控制器处理3种类型的中断：16个软件产生中断（SGI），用于在内核之间发送中断专用外设中断（PPI）7针对单个Cortex CPU内核92所有APU和RPU内核共享的共享外设中断（SPI）APU中断虚拟化当APU运行虚拟机管理程序时接收到中断时，管理程序将与APU的中断控制器进行接口，以生成客户机操作系统的虚拟中断，如下所示。这些中断将直接发送到将处理和清除的客户操作系统。如果中断不是要到达客人，管理程序可以在本地处理和清除中断。RPU中断控制器RPU的GICv1中断连接到Cortex-R5处理器，如下所示。它类似于APU的中断控制器，但不支持虚拟中断。它还处理每个前述类型（即SGI，PPI，SPI）的更少的中断。安全状态和中断根据ARM TrustZone规范，