同步复位和异步复位.pdf

【Verilog】 同步复位和异步复位比较 同步复位 sync 异步复位 async 复位信号只有在时钟上升沿到来时 无论时钟沿是否到来，只要复位 特点 才能有效。 信号有效，就进行复位。 Verilog always@(posedge CLK or negedge always@(posedge CLK) 描述 Rst_n) 1） 利于仿真器仿真。 1） 设计相对简单。 2） 因为只有在时钟有效电平到 2） 因为大多数目标器件库的 来时才有效，所以可以滤除高于时钟 dff 都有异步复位端口，因此采用 优点 频率的毛刺。 异步复位可以节省资源。 3） 可以使所设计的系统成为 3） 异步复位信号识别方便， 100%的同步时序电路，有利于时序分 而且可以很方便的使用 FPGA 的全 析。 局复位端口 GSR。 1） 复位信号的有效时长必须大 于时钟周期，才能真正被系统识别并 1） 复位信号容易受到毛刺的 完成复位任务。同时还要考虑，诸如： 影响。 clk skew,组合逻辑路径延时,复位延 时等因素。 缺点 2） 在复位信号释放 (release)的时候容易出现问题。 2） 由于大多数的逻辑器件的目 具体就是说：若复位释放刚好在 标库内的 DFF 都只有异步复位端口， 时钟有效沿附近时，很容易使寄 所以，倘若采用同步复位的话，综合 存器输出出现亚稳态，从而导致 器就会在寄存器的数据输入端口插 亚稳态。 入组合逻辑，这样就会耗费较多的逻 辑资源。 总结 推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。 相关讨论： 1、同步电路和异步电路的区别是什么？ 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写 控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化 的时 刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就 是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电 路的稳定需 要有可靠的建立时间和保持时间，待下面介绍。 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成 的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个 时钟ＣＬＫ， 而所有的状态变化都是在时钟的上升沿 (或下降沿)完成的。比如 Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。 在同步电路设计中一般采用 D 触发器，异步电路设计中一般采用 Latch。 2、什么是同步逻辑和异步逻辑？ 同步逻辑是时钟