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02-9-9 西安电子科技大学国家电工电子教学基地 第二章 主要内容 2.1 集成电路材料 2.2 基本的半导体制造工艺 2.3 版图设计技术 2.4 版图（Layout）设计规则 2.5 版图设计中的注意事项 2.6 版图检查 硅栅工艺也叫自对准工艺，它有利于减小栅－源和 栅－漏之间的覆盖电容。 有源区是制作MOS晶体管的区域。硅栅工艺是先做 栅极再做源、漏区，这是硅栅工艺和铝栅工艺的根本区 别。由于先做好硅栅再做源漏区掺杂，栅极下方受多晶 硅栅保护不会被掺杂，因此在硅栅两侧自然形成高掺杂 的源、漏区，实现了源－栅－漏的自对准。 P阱CMOS工艺通常是在中度掺杂的N型硅衬底上首先作出P阱，在P阱中做N管，在N型衬底上做P管。 工艺过程的主要步骤及所用的掩膜版： ●第一块掩膜版：用来规定P阱的形状、 大小及位置； ●第二块掩膜版：用于确定薄氧化层； ●第三块掩膜版：用来刻蚀多晶硅，形 成多晶硅栅极及多晶硅互连线； ●第四块掩膜版：确定需要进行离子注入形成P+的区域； ●第五块掩膜版：用来确定需要进行掺杂的N+区域； ●第六块掩膜版：确定接触孔，将这些位置处的SiO2刻蚀掉； ●第七块掩膜版：用于刻蚀金属电极和金属连线； 2-3 版图设计技术 一、硅栅MOS工艺简介 2-3 版图设计技术 一、硅栅MOS工艺简介 P阱CMOS工艺流程 2-3 版图设计技术 一、硅栅MOS工艺简介 注意：这是版4的负版。从这一步可以看出多晶硅栅的掩膜作用。 反相器版图及结构剖面图（ P阱CMOS工艺） 反相器版图及结构剖面图（N阱CMOS工艺） 双阱工艺：通常是在N+或 P+衬底上外延生长一层厚度及掺杂浓度可精确控制的高纯度硅层（外延层），在外延层中做双阱（N阱和P阱），N阱中做P管，P阱中做N管。其工艺流程除了阱的形成这一步要做双阱以外，其余步骤与P阱工艺类似 。 绝缘体上硅（SOI）的基本思想是在绝缘衬底上的薄硅膜中做半导体器件。例如在蓝宝石上外延硅（SOS），在薄的硅层上用不同的掺杂方法分别形成N型器件和P型器件。 2-3 版图设计技术 二、双阱工艺及SOI CMOS工艺简介 2-3 版图设计技术 二、双阱工艺及SOI CMOS工艺简介 工艺比较示意图：(a) P阱工艺 (b) N阱工艺 (c)SOI CMOS工艺 2-3 版图设计技术 二、双阱工艺及SOI CMOS工艺简介 1、内容：设计规则规定了掩膜版各层几何图形宽度、间 隔、重叠及层与层之间的距离等的最小容许值。 2、设计规则的作用：是设计和生产之间的一个桥梁;是一定 的工艺水平下电路的性能和成品率的 最好的折中。 3、设计规则描述 ： 微米设计规则：以微米为单位直接描述版图的最小允许尺寸。 λ设计规则 ：以λ为基准的，最小允许尺寸均表示为λ的整数倍。λ近似等于将图形移到硅表面上可能出现的最大偏差；如限制最小线宽为2λ，窄了线条就可能断开，λ可以随着工艺的改进线性缩小，这就使设计变得更加灵活。 2.4 版图（Layout）设计规则 Professor Lynn Conway 美国密歇根大学电机工程和计算机 科学荣誉教授 。 2.4 版图（Layout）设计规则 Professor Carver Mead 是硅谷的科学和企业界倍受尊敬的一位 科学家。在固态电子学领域做出了很多 先驱性的贡献。 是VLSI设计方法学上最重要的影响人之一 出版的专著涉及固态物理学、微电子学和 生物物理学。 2003年，11月6日被布什总统授予国家科技 奖章。 2.4 版图（Layout）设计规则 所有的CMOS工艺都可以采用下列特征描述： 两种不同的衬底（P,N） P型管和N型管掺杂区的形成材料（Ge,P） MOS管的栅极 内连通路 层间的接触 对于典型的CMOS工艺，可以用不同的形式来表示各层： JPL实验室提出的一组彩色的色别图 点划线图形 不同线型图 上述几种类型的组合 JPL是加州理工学院的喷气发动实验室(Jet Propulsion Laboratory)的英文缩写 2.4 版图（Layout）设计规则 层 颜色 CIF码 GDS码 注释 P阱 褐色 CWP 41 褐色内部区为P阱，外部为N型衬底 N阱 褐色 CWN 42 褐色内部区为P阱，外部为N型衬底 薄氧化层 绿色 CAA 43 薄氧化层一般不能与P阱边界交迭 多晶硅 红色 CPG 46 多晶硅与薄氧化