北京理工大学VHDL实验报告.pdf

课程名称：VHDL硬件描述语言 实验时间：2013年10月 实验报告 姓 名： 学 号： 专 业：信息工程 班 级 目录 实验一 时钟分频电路3 一、实验概述3 二、实验目的3 三、实验要求3 四、VHDL源代码3 五、仿真结果4 实验二 序列检测器5 一、实验概述5 二、实验目的5 三、实验要求5 四、状态转移图6 五、实验代码6 六、仿真结果8 七、实验感悟8 实验三 2FSK解调电路9 一、自拟题目9 二、题目分析9 三、方案一的设计、仿真10 1.系统级设计及simulink仿真10 2.VHDL实现 （子模块描述）13 3.MATLAB与Modelsim联合仿真16 四、结论与感受17 五、附录18 1. VHDL源代码 （部分）18 2. 仿真测试源程序20 VHDL 硬件描述语言 1120102751 实验一 时钟分频电路 一、实验概述 按“Modulus”为模，将“ClkIn”时钟脉冲信号分频，在“ClkOut” 上输出。如果 “Modulus”是偶数，它产生对称的输出波形，否则， 其输出波形的高电平宽度大于低电平宽度。（参考讲义4后实例） 二、实验目的 理解Generic语句参数传递的作用。 三、实验要求 1. 编写源程序 2.用VHDL建立测试平台 （Test-Bench） 3. 用ModelSim仿真 4. “Modulus”设不同值观察波形结果 四、VHDL源代码 library IEEE; useIEEE.STD_LOGIC_1164.ALL; entitytop is generic(Modulus:integer : 3); -- 用generic语句设置参数Modulus port( ClkIn :in std_logic; Reset :in std_logic; ClkOut :out std_logic); endtop; architectureBehavioraloftop is begin process(ClkIn,Reset) variableCount :integerrange0toModulus-1; -- 使用参数Modulus begin if(Reset 1)then -- 异步复位 3/ 21 VHDL 硬件描述语言 1120102751 Count : 0; ClkOut 0; elsif(rising_edge(ClkIn))then -- 同步释放 if(Count Modulus-1)then Count : 0; else Count : Count + 1; endif; if(Count Modulus/ 2)then--注意观察Modulus为奇偶数时的波形 ClkOut 1;