考量穿孔数在x时脉绕线的延迟影响-第十六届自动化科技-南华大学.docVIP

考量穿孔數在X時脈繞線的延遲影響 The Delay Effects Considering Vias in X-Clock Routing 蔡加春* 張嘉益 張瑋斌 南華大學 資訊工程學系 *e-mail: chun@mail.nhu.edu.tw 摘要 積體電路的製程，晶片內部電路的複雜度愈來愈高，各種影響系統效能的問題接踵而來，其中以時脈的影響。時脈時脈×10-6 %與3×10-6 %，對現有製程的時脈連線延遲尚無影響。 Abstract The manufacturing process of integrated circuits has getting into the nanometer technology. Thus, the internal circuits of a chip become more complicated and various issues that affect a system performance come one after another. One of most impact is the interconnection delay in a clock routing. During the transmission of clock signals, the delay from the vias between different-layer wires may affect the clock delay and clock skew. In this paper, we adopt the 130-nm process parameters and FED (Fitted Elmore delay) delay model to estimate the delay effects of vias to five benchmarks, r1 to r5. Experimentally, the clock delay and clock skew considering via effects for benchmarks are increasing 31.4×10-6 % and 3×10-6 % on average, respectively, than that of without considering vias. Therefore, their impacts are very small for current process. 前言 在過去時代，邏輯閘的延遲(Gate delay)一直是影響電路設計的最重要因素之一，近幾年來積體電路的製程技術高度進步，使用系統晶片(System-on a chip)的技術來提高效率和功能，但影響系統效能的問題也接踵而來。由圖1得知，積體電路的製程在0.35μm以前，電路的連線延遲 (Interconnect delay）遠小於閘延遲 (Gate delay）[1]，所以設計者在規劃電路佈線時，往往都忽略了連線延遲的影響。近幾年來，隨著積體電路製程的技術愈來愈進步，元件與線路間的擺置愈來愈緊密，許多之前已經忽略的連線延遲問題，也己經被證實在系統晶片整合的過程中，對時脈延遲的影響更是遠大。 目前，已有一些連線延遲模型[2][3][4]被提出來，尤其對於奈米製程中的時脈繞線[5]，佈滿了連線與穿孔(Vias)，而一般的連線延遲的計算均卻忽略了穿孔，但穿孔的連線延遲有可能會對時脈延遲(Clock delay)及時脈偏移(Clock skew)帶來影響。 圖1 閘延遲與連線延遲的關係圖 本文將探討時脈繞線中的穿孔(Vias)對時脈延遲與時脈偏移的影響程度。其他各節簡述如下，第2節作問題描述，第3節介紹延遲模型，第4節提出我們的研究方法，實驗結果則顯示在第5節，最後作一個結論。 問題描述 目前有許多方法在研究時脈樹的建置及如何降低時脈偏移。MMM (Method of mean and medians)演算法 [6] 是最早被提出，以遞迴的方式來由上至下(Top down)的方式建立時脈樹，將時脈端點以垂直與水平遞迴方式分割左右兩邊，最後找到源點。貪婪配對(Greedy matching)演算法[7]也以遞迴的方式，由下至上(Bottom-up)經幾何配對(Geometric matching)來產生時脈樹。還有學者提出一個利用兩個步驟(Two phase)的方式建立時脈樹，包括先利用平衡二分法將時脈端點建立起一個初步的時脈樹結構後，再利用延後合併崁入演算法(DME—deferred merge embedding) [8]，來產生一個零時脈偏移的時脈樹。Tsay提出了整零時脈偏移演算法(Exact zero-