基于双边沿触发计数器的低功耗全数字锁相环的设计-rf技术社区.pdfVIP

第10 卷第2 期 电路与系统学报 Vol.10 No.2 年 月 JOURNAL OF CIRCUITS AND SYSTEMS April ， 2005 2005 4 文章编号：1007-0249 (2005) 02-0142-04 * 基于双边沿触发计数器的低功耗全数字锁相环的设计 单长虹， 陈忠泽， 单健 （南华大学电气工程学院，湖南 衡阳 421001 ） 摘要：提出了一种低功耗、快速锁定全数字锁相环的设计方法。该文从消除因时钟信号冗余跳变而产生的无效功 耗的要求出发，阐述了双边沿触发计数器的设计思想，提出了用双边沿触发计数器替代传统数字序列滤波器中的单边 沿触发计数器的锁相环设计方案，以从降低时钟工作频率、减小工作电压和抑制冗余电路的开关活动性等方面降低系 统的功耗；同时在环路中采用自动变模控制技术，以加快环路的锁定速度，减少相位抖动。最后采用EDA 技术进行 了该全数字锁相环的设计与实现，理论分析和实验结果表明其低功耗性、快速锁定性均有明显改善。 关键词：低功耗；双边沿触发计数器；电子设计自动化（EDA ）；全数字锁相环；VHDL 中图分类号：TP331 ；TN391.9 文献标识码：A 1 引言 IC IS 微电子领域在本世纪最现实、最迫切的发展方向是由集成电路（ ）向集成系统（ ）方向的转 变。由于系统芯片（SoC ：system on chip ）的集成密度高、芯片尺寸大、工作速度快，使得系统的功 耗迅速增加。过大的功耗已成为超大规模集成电路继续发展的一个重大障碍。因此，研究各个层次的 高性能、低功耗的设计方法，探索新型的高性能、低功耗电路形式，是一个十分重要的研究课题。 在 CMOS 电路功耗中决定性的一项来自于电路对给定结点电容的充放电[1] 。与此相应的功耗可 由下式表示： P = 0.5C V 2 f E （1） L DD CLK SW 式中C V f E 为该结点的物理电容， 为电源电压， 为时钟频率， （称为开关活动性）是每个时 L DD CLK SW 钟周期中的平均输出跳变数。 近年来的研究表明，对电路内部结点电容的充放电而产生的动态功耗是 CMOS 电路中功耗的主 70~90%[1] 1 SoC 要部分，约占集成电路功耗的 。根据式（ ）功耗的表达式可知，从 设计的角度出 f E 发，降低时钟工作频率 、减少电路开关活动性 、将能大幅度降低电路的总功耗。事实上，在 CLK SW 一般的数字系统中均存在冗余现象，这主要表现在以下二个方面：1）时钟信号是唯一的一直在跳变 的信号，但传统的触发器或时序逻辑功能器件仅对时钟某个特定的跃变方向（上升沿或下降沿）敏 感，从而表现为单边沿触发器件。这样，另一方向上的时钟跃变便是一种冗余跳变，而它对应的大量 功耗也纯属浪费。若时序逻辑器件对时钟信号的两个跳变沿均能敏感，则在保持原有数据处理频率的