高速cmos逻辑电路设计高速cmos逻辑电路设计.pdfVIP

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2017-10-16 发布于天津
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高速cmos逻辑电路设计高速cmos逻辑电路设计.pdf

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高速cmos逻辑电路设计高速cmos逻辑电路设计

第8 章高速CMOS 逻辑电路设计第8 章高速CMOS 逻辑电路设计本章目录 8.1 门延时 8.2 驱动大电容负载 8.3 逻辑努力(Logical Effort) 8.4 BiCMOS驱动器 2017-9-7 第8章高速CMOS逻辑电路设计 1 §8.1 门延时 CMOS逻辑门的开关时间上升时间：t t +α C r r 0 p L 下降时间：t t +α C f f 0 n L 2017-9-7 第8章高速CMOS逻辑电路设计 2 §8.1 门延时 1 参照晶体管最小尺寸的MOSFET 1 CGu Cox (WL)u R u W CDu (CGD +CDB )u ⎛ ⎞ k ⎜ ⎟(V −V ) L DD T CSu (CGS +CSB )u ⎝ ⎠u 2017-9-7 第8章高速CMOS逻辑电路设计 3 §8.1 门延时 R 放大m倍的MOSFET R u m m W W ⎛ ⎞ ⎛ ⎞ CGm mCGu , CDm ≈mCDu , CSm ≈mCSu ⎜ ⎟ m⎜ ⎟ L L ⎝ ⎠m ⎝ ⎠u R C R C 常数 m m u u 2017-9-7 第8章高速CMOS逻辑电路设计 4 §8.1 门延时 2 反相器最小尺寸的反相器上升时间：t t +α C ru r 0 pu L 下降时间：t t +α C fu f 0 nu L 中点电压：