硬件课程设计报告RISC处理器结构模型机9.docVIP

硬件课程设计报告 基于 RISC技术的模型计算机设计 姓名：戴楠（1106840316）朱天宇 学院：计算机科学与技术 专业：计算机科学与技术 时间：2010年12月17日 题目：基于RISC处理器结构的模型机 设计目的 随着计算机技术要求的不断发展，为增强计算机系统的功能，简化编译器的工作量，更好的改善计算机的性能，减少系统的辅助开销，提高计算机的运行速度和效率，计算机结构设计者一直在致力研究为系统结构提供更好的硬件支持。设计RISC及其一般遵循以下原则： 确定指令系统时，选取使用频率最高的一些简单指令，以及很有用但不复杂的指令。 指令长度固定，指令格式限制在1-2种之内，大大减少指令系统的寻址方式，一般不超过2种。 大部分指令在一个及其周期内完成。 只有取、存指令可以访问存储器，其他指令的操作一律在寄存器间进行，大大增加寄存器的数量。 一硬布线控制为主，很少户不用微程序控制。 特别重视编译优化工作，支持高级语言的实现。 设计内容与要求 选用使用频率比较高的五条基本指令：MOV ADD STORE LOAD JMP。寻址方式采用寄存器寻址级直接寻址两种方式。 指令格式采用单字长级双字长两种格式。 设计不采用微程序，在CPLD中设计控制逻辑。 操作码 RS RD 单字长指令格式： 双字长指令格式： 操作码 RS RD ADDR 其中RS RD为不同状态，则选中不同的寄存器： RS或RD 寄存器 00 R0 01 R1 10 R2 11 AC 指令系统如下： MOV ADD JMP三条指令为单周期执行完成，STORE LOAD两条指令为两周期执行完成，ADDR为存或取数的直接地址。第一及其周期完成取操作码、作标记；第二机器周期完成 取直接地址并完成取数或存数。 5、CPLD芯片设计 顶层模块电路图(top.sch) RISC模型机的连线图 设计结果及分析 指令执行流程 RISC数据通路 PLD程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY RISC IS PORT(T1,T2,T3,T4,I7,I6,I5,I4,I3,I2,I1,I0,CLR,Q:IN STD_LOGIC; LDR0,LDR1,LDR2,R0_B,R1_B,LD,R2_B,PC_B,LDAR,IOM,RD,WR,LDIR,LDPC,LDAC,LDDR,ALU_B: OUT STD_LOGIC; S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY RISC; ARCHITECTURE ART OF RISC IS SIGNAL MOV,ADD,JMP,LOAD,STA,RS_B,LDRi,F,CLK,CLK11,M1,M2,M3,M4:STD_LOGIC; BEGIN M1=Q AND T1; M2=Q AND T2; M3=Q AND T3; M4=Q AND T4; S=1001; CLK11=(LOAD OR STA)AND T4; SS1: PROCESS(CLK11,CLR) BEGIN IF CLR=0 THEN F=0; ELSIF (CLK11EVENT AND CLK11=0) THEN F=NOT F; END IF; END PROCESS; SS2: PROCESS(CLR,T1,T2,T3,LOAD,F,STA) BEGIN IF CLR=0 THEN RD=0;WR=0; ELSE RD=(T2 AND(NOT F)) OR ( T1 AND( LOAD OR STA)AND F)OR (T2 AND LOAD AND F); WR=T3 AND STA AND F; END IF; END PROCESS; PC_B=NOT( (T1 AND (NOT F) )OR ((LOAD OR STA)AND T4 AND (NOT F))); ALU_B=NOT(ADD AND T4); RS_B=NOT(((MOV O