L8 逻辑综合.pdf

Verilog 综合 主讲人：姜小波 本章架构 • 综合的层次 – 高层次综合概述 • 逻辑综合 – 逻辑综合定义 – 逻辑综合方法（手动、自动） – 逻辑综合流程 • RTL描述 • 转换 • 优化 – 逻辑优化 – 门级优化 • 设计约束 • 属性设置 • 工艺库 • 门级表示（转化为门级网表） – 逻辑综合工具 本章架构 • 逻辑综合工具 • Verilog HDL综合 –可综合建模原则 –不可综合语句 –可综合语句 –部分可综合语句综合实例 • 设计技巧 –Verilog HDL编程技巧 –设计划分 综合的层次 针对一个给定的设计，根据设计应实现的功能与相应的 约束条件，通过计算机的优化处理，获得一个满足要求的 设计方案的过程，就称为综合。 数字系统可以在多个层次上描述，这些层次由高到低 可以分为算法层、寄存器传输层、逻辑层、电路层、版图 层。 通常 ，综合可以分为3个层次：高层次综合、逻辑综 合、版图综合。 算法级 物理特性 寄存器传输级 行为特性 逻辑级 电路级 版图级 主要了解从算法级行为 描述寄存器传输级结 构描述的综合技术。 版图综合 逻辑综合 高层次综合 结构特性 高层次综合（算法级综合） 高层次综合：从算法级的行为描述转换到寄存器传输级的描述。 高层次综合系统的输入：硬件描述语言的源描述。 综合结果：通常包括一个数据通路和一个控制器。 数据通路（datapath）：由寄存器、功能单元、多路器和总线等模 块构成的互连网络，用于实现数据的传输。 控制器（controller）：通常由硬连逻辑（hardwired logic）或固 件（firmware）构成，用于控制数据通路中数据的传输。 ◆数据通路中的功能单元可以是半 导体厂商提供的已经设计好的单元， 也可以是下一步将要设计的假定单 元。 ◆存储单元包括寄存器和内存单 元，其中的使能输入与控制器相连， 以控制其读/写操作。 ◆互联线网包括连线、多路器 和总线，其中的选择输入与控制 器相连，用于选择输入数据。 ◆这些模块互连并由控制器提 供控制信号后，即完成了一个实现 预定功能的寄存器传输级设计。 高层次综合（算法级综合）流程 算法描述 从算法级的行为描述转换到 寄存器传输级描述的过程。 编译与转换 确定每个状态 中间表示格式 发生的时刻 调度 功能单元库 给数据分配寄 数据流 存器