第五章FPGA经典100问 之＜HDL 28问＞.pdfVIP

FPGA 经典100 问 之HDL 28 问 FPGA 是什么？ FPGA 即现场可编程逻辑门阵列（英语：Field Programmable Gate Array, FPGA），是一个 含有可编辑元件的半导体设备，可供使用者现场程式化的逻辑门阵列元件。它是作为专用集 成电路（ASIC ）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原 有可编程器件门电路数有限的缺点。 现把历年来众多网友和专家联手打造的FPGA 经典100 问奉献给大家，包括HDL 28 问、 仿真20 问、设计实现31 问、下载验证16 问、入门与提高5 问。初学者必备！ 1、初学者求助verilog 问题：按键消抖 瑞明明 问： always @(negedge S1 or negedge S2 ) begin if(!S1) dd = dd -1b1; else if(!S2) dd = dd - 1b1; end S1 和S2 为两个已经经过消抖的按键， 使用上面语句是把S1 和S2 作为敏感信号， 当按下S2 时寄存器dd 是是减1 显示，但是按下S1 时候却不是，是一直在变，求教，此问 题困扰多时！谢谢！ qingxian 答： 首先第一个问题，时序电路中，敏感变量表里面的信号只有一个能综合成时钟信号，另外一 个是异步载入信号，你可以看一下RTL 级，就可以看到S2 是在时钟输入端，而S1 是在异步 载入端口。 ilove314 答： 你必须一个时钟一次技术，而S 拉低那要保持好长时间呢，所以你取S 的上升沿或下降沿作 为采集指示就没问题。 查看更多回答与讨论 2、求助特权同学串口通讯问题 beihang873 问： 深入浅出玩转FPGA 串口通讯有如下程序： //下面的下降沿检测可以滤掉20ns-40ns 的毛刺(包括高脉冲和低脉冲毛刺)， //这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，因为输入信号打了好 几拍） // （当然我们的有效低脉冲信号肯定是远远大于40ns 的） assign neg_rs232_rx = rs232_rx3 rs232_rx2 ~rs232_rx1 ~rs232_rx0; //接收到下降沿 后neg_rs232_rx 置高一个时钟周期 1 www.EDNC 求助 这句话是什么意思，怎么能起到滤波的效果呢？ 新人鹰答： 滤波就是相当于延迟20～40ns,他与前面的非阻塞 赋值有一定关系： rs232_rx0 = rs232_rx; rs232_rx1 = rs232_rx0; rs232_rx2 = rs232_rx1; rs232_rx3 = rs232_rx2; assign neg_rs232_rx = rs232_rx3 rs232_rx2 ~rs232_rx1 ~rs232_rx0; 只有当rs232_rx 由1 变为0，且经过 rs232_rx0 = rs232_rx; rs232_rx1 = rs232_rx0; 将rs232_rx0 rs232_rx1 变为1 时neg_rs232_rx 才为1,这个时序在40ns 以上 查看更多回答与讨论 3、一个月之内做一个FPGA 项目，很急，请高手指点！ 大白菜LL 问： 刚开始学FPGA，对verilog 语言也不怎么了解，同事让我一个月之内做一个FPGA 项目， 所以请高手们给与支持啊。和大家描述一下项目内容：用FPGA 芯片（cyclone IV ）控制2 片 级联的74HC595 芯片，使得74HC595 并行输出固定的16 位数据，而这16 位数据是由PC 经过串口发送给FPGA 的，就是说FPGA 需要做一个串口和一个74HC595 的控制程序，并且 FPGA 还要输出一路脉宽可调的PWM （也要用串口设置）。是用verilog 写程序做几个模块， 还是把FPGA 做为NIOS II 控制器用C 语言写程序。 请高手们讲讲方案，给些项目相关的资料。我想对于熟悉FPGA 的人来说应该很简单，我以 前只用过单片机，了解一点ARM 的东西。单纯的用单片机做一个这样的控制我也可以，之 前在学校也都用过。现在是要用