基于vhdl卷积码编解码器的设计说明书.docVIP

长沙理工大学 《通信电路EDA》课程项目报告 系 别 水利计通系 专 业 通信工程 班 级 通信1003班 指导教师 项目组组长 学 号 项目组成员 学 号 项目组成员 学 号 项目组成员 学 号 完成日期2012年11月14日  目 录 1 引 言 3 1.1项目背景 3 2 卷积码编解码器的结构概述 4 2.1 卷积码编码器的结构 4 2.2 卷积译码器的结构 4 3 卷积码编解码器的VHDL 设计 5 3.1 VHDL 设计的优点与设计方法 5 3.2 卷积码编码器的VHDL 实现 5 3.2.1 卷积编码器顶层建模的VHDL 描述 5 3.2.2 用MAX+PLUSⅡ编译后生成的编码器图形符号 7 3.2.3 卷积编码器VHDL仿真波形 7 3.3 卷积码解码器的VHDL实现 7 3.3.1 卷积解码器顶层建模的VHDL 描述 7 3.3.2 用MAX+PL