模7加法行器的设计.pptxVIP

需要统一的描述方法，便于各层次交流；HDL语言：用于设计交流的语言优点：采用文本形式对电路进行描述，便于电路设计和修改,便于交流保存共享；全面支持电路硬件的设计、验证、综合和测试；设计与具体工艺无关，适合于多层次设计和并行设计。虚拟测试环境：能够对电路模型进行全面仿真测试。Modelsim：用于仿真测试。 硬件描述语言：VHDLVery high speed integrated circuit hardware Description language描述性质的语言，而非设计语言。设计者利用这种语言来描述自己的设计思想。包括硬件电路的功能，信号连接关系以及各器件的时序关系。之后用EDA工具仿真综合，最后用专用集成电路（ASIC）或可编程逻辑器件（CPLD和FPGA）来实现其功能。设计理念：硬件设计软件化。VHDL程序结构VHDL程序由程序模块构成，每个程序模块对应一个电路模块，每个模块由三部分构成：库和包library（设计资源）实体entity（外部端口）构造体architecture （内部结构）Library库 编译后数据的集合，存放包集合定义、实体定义、构造体定义和配置定义，经过说明后，设计中就可以使用库中的数据，实现共享； 每个实体都应进行独立的库说明； 当使用库时，需要说明使用的库名称，同时需要说明库中包集合的名称及范围。 库说明语句格式：library 库名；