EDA之VHDL专题.ppt

5. 生成语句 生成语句具有复制作用，可以生成与某个元件或设计单元电路完全相同的一组并行元件或设计单元电路结构。 格式1： [标号：] FOR 循环变量 IN 取值范围 GENERATE 说明语句； BEGIN 并行语句； END GENERATE　［标号］； 格式2： [标号：] IF 条件 GENERATE 说明语句； BEGIN 并行语句； END GENERATE　［标号］； 例 ：生成语句设计n位加法器 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY addern IS GENERIC(n: Integer); PORT(x，y:IN std_logic_ Vector (n DOWNTO 1); ci:IN std_logic; s:OUT std_logic_ Vector(n DOWNTO 1); co:OUT std_logic; END addern; 类属