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基于HyperLynxDDR2时钟信号仿真方案 　　摘 要：为了解决通信设备中存储数据的信号完整性问题，提出了一种使用HyperLynx仿真软件对DDR2的时钟信号进行仿真的方案。 关键词：DDR2 时钟信号 仿真 IBIS模型 中图分类号：TN929 文献标识码：A 文章编号：1672-3791（2012）11（a）-0029-02 随着集成电路技术的飞速发展，高速电路设计的应用越来越广泛，而在高速设计中所带来的一系列问题也愈加凸显。各种设备的信号速率，时钟速率，相应的工作频率的提高对于设计的要求越来越高。在高速PCB设计中所产生的信号过冲、下冲、反射、振铃、串扰等问题严重影响系统的正常工作[1]。有许多从逻辑角度看来正确的设计，在实际的PCB设计中若是对高速信号处理不当将会导致整个设计的失败，从而造成严重的经济损失[2]。所以，对信号的完整性分析，验证高速PCB的设计是否合理是非常重要的事情。 通过对DDR2时钟信号进行信号完整性分析，用来改善其在高速PCB设计中所引发的诸多硬件问题。对高速，高密度的PCB进行仿真分析，给出一种高速PCB设计的解决方案。 1 仿真模型 在进行信号完整性仿真的过程中，建立实际驱动IC的模型是十分关键的。目前主要的可以用于PCB板级信号完整性分析的模型有三种：SPICE模型、IBIS模型和AMS模型[3]。在本设计中，我们选用IBIS模型来完成仿真工作。 IBIS（Input/output Buffer Informational Specification）是一个用于仿真的描述性文件，它描述了器件的数字输入输出端口电气特性。IBIS模型的核心内容是Buffer模型，这些Buffer模型以V/I曲线的形式，模拟出输入和输出阻抗的曲线。工程师可以利用这个模型通过仿真得出由于传输线的阻抗失调而引发的能量反射大小、串扰、EMC等失真波形。根据这些得到的仿真波形，运用调整拓扑结构、阻抗匹配、合理端接等技术来解决信号完整性的问题。 由于IBIS模型的行为特性，它不会泄漏器件的内部逻辑电路的结构，所以大多数厂家都乐意免费提供产品的IBIS模型，供用户进行仿真和辅助设计。对于一些暂时没有可用的IBIS模型的电路，也可以使用SPICE进行仿真，收集每个输入/输出缓冲器的V/I和V/T数据，来建立IBIS模型。 2 仿真设计 仿真过程采用Mentor公司的HyperLy nx8.1版本对DDR2进行仿真，通过在LineSim界面的前仿和BoardSim界面后仿来进行IBIS模型的建模和仿真。首先，在原理图前仿（LineSim）过程中，需要对PCB的叠层结构，传输线的性能参数，IC元器件的仿真模型，电源电压，以及软件中的示波器进行设置。其次，通过对仿真结果的分析，即对示波器输出的波形进行分析，来确定是否需要修改拓扑等对设计进行调整。在这里需要说明的是，在仿真器中所看到的波形曲线，就是根据我们在建模时所设计的拓扑以及我们选用的IBIS模型而得出的。如果仿真结果不符合要求，需要对拓扑，匹配方式和模型内的驱动进行调整，直到波形符合相应的规范要求。最后，我们需要做的是在PCB Layout完成后，把实际的PCB导入HyperLynx进行PCB后仿验证（BoardSim）。 DDR2的接口信息如下：驱动器外接8片DDR2 SDRAM芯片。 （1）驱动器：cn5640lp_600bg（Cavium）。 （2）接收端：MT47H128M8CF-3IT：H（Micron）。 （3）时钟频率：333 MHz。 （4）数据速率：667 Mbps。 （5）数据总线：点到点。 本设计中，驱动器需要外接8片DDR2 SDRAM芯片，所以对时钟（CLK）信号要求很高。并且此DDR2存储器是包含ODT（On Die Termination）部分的，ODT是指内核的终结电阻器，它有效的防止了数据线终端反射信号，保证了最佳的数据信号波形。所以，此设计仿真的重点是CLK信号的仿真。 2.1 时钟信号前仿真 时钟信号的拓扑设计为T型拓扑，分析在拓扑的分叉点处增加一个4.7 pf的补偿电容的影响。时钟（CLK）信号是差分信号，采用100 ohm阻抗匹配。时钟线的长度预设为2.5 inch。在HyperLynx中，建立驱动器IBIS模型后得出的拓扑结构图。 方案一：利用T型拓扑结构，拓扑中在分叉点处有一个4.7 pf的补偿电容。仿真波形如图1所示。 波形分析：从图2中可以看到，在门限阀值内（0.7～1.1 V）单调性不明显，有回勾现象。分析原因，由于4.7 pf的补偿电容作用于信号波形，导致信号波形出现回勾现象。 方案