EDA技术与应用陈海宴第7章可综合设计与优化.pptVIP

PPT研究院 POWERPOINT ACADEMY * * 3、设计风格3 采用设计风格2时，输出数据采用寄存器输出的方式时会带来一个时钟周期的延时，那么我们是否可以采用寄存器输出，同时又避免该延迟的状态机呢？这样是可以做到的，我们将其称为设计风格3。 Verilog HDL程序模板： 【例7-4-1】设计四状态的有限状态机如图7.4.5所示，它的同步时钟是Clock，输入信号是A和Reset，输出信号是F和G。状态的转移只能在同步时钟的上升沿时发生。向哪一个状态转换取决于目前所在的状态和输入信号（Reset和A）。 当状态机处于Idle，如果A输入信号为“1”时，状态变为Start，G输出为“0”；当状态机处于Start时，如果输入信号A为“0” 状态变为Stop；当状态机处于Stop时，如果输入信号A为“1” 状态变为Clear，输出信号F为“1”；当状态机处于Clear时，如果输入信号A为“0” 状态变为Idle，输出信息F为“0”，G为“1”；无论状态机处于任何状态，只要输入信号Reset为“0”，状态都转换为Idle，这时当状态为Start、Stop和Idle时输出信号F和G都为“0”，只有当状态为Clear时，输出信号F为“0”，G为“1”。 这里我们给出一个该状态机的Verilog HDL模型： 7.5 小结 本章首先介绍了可综合设计的概念及其过程、建立可综