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2008两岸暑期学术交流专题报告专题名称逻辑设计试验作者
2008兩岸暑期學術交流專題報告
專題名稱:邏輯設計實驗
作者 : 王佑廷
清華大學電機系10級
指導教授 : 劉新元 老師
系所 : 北京大學資訊學院
第一章、前言---------------------------------------------------------------------3
第二章、研究動機--------------------------------------------------------------3
第三章、實驗目的--------------------------------------------------------------3
第四章、實驗內容 – 反饋移位寄存器---------------------------------4
第五章、實驗內容 – 習題選作-------------------------------------------7
第六章、結語-------------------------------------------------------------------11
參考資料---------------------------------------------------------------------------11
一、前言
這次的專題主要分為兩部分。第一部分是 ?程序控制反饋移位寄存器? ,第二部分則是 ?習題選作? 的部分。第一部分我將利用ISE軟體撰寫程式碼,並跑出符合條件的模擬圖。第二部分則是針對劉新元老師所指派的作業,查詢相關資料,並將習題以文字的形式完成。
二、研究動機
在數位邏輯設計實驗在電機領域中,是電機三大實驗(邏設實驗、電路實驗、電子實驗)之一,為電機系學生所需選修的應用課程,其重要性可見一斑。
而透過實際演練邏輯設計實驗,將有助於強化邏輯思考的能力,且令我能更加深入了解邏輯電路之設計流程,親身體會數位電路之設計經驗。…等課程的理念基礎與其延伸。若能在此門實驗中打下堅強的基礎,對未來的研究將有莫大的助益!
三、實驗目的
(1)第一部分(程序控制反饋移位寄存器):
a.理解程序控制反饋移位寄存器的工作原理。
b.掌握帶自啟動的反饋移位寄存器電路的設計方法。
(2)第二部分(習題選作):
a. 學習基本的verilog語言知識並澄清其中的重要觀念。
b. 要求掌握簡單的組合邏輯和時序邏輯的verilog寫法。
四、實驗內容 – 反饋移位寄存器
此實驗要求能依次產生四種碼型列輸出,碼序列的順序編號用兩位二進制數表示。順序號代碼由兩級二進制計數器產生。通過手動觸發,一次產生四種順序號代碼。順序號代碼送入組合電路後,根據順序號代碼不同,要求組合電路與(或)矩陣時線相應的邏輯函數功能,控制產生不同的回輸信號D0,保證反饋移位寄存器可以正確輸出對應的碼型。
以下是四種不同的狀態轉換表:
N 0 1 2 3 Q3 0 0 0 1 Q2 0 0 1 0 Q1 0 1 0 0 Q0 1 0 0 0 碼型一
N 0 1 2 3 4 5 6 7 Q3 0 0 0 0 1 1 1 1 Q2 0 0 0 1 1 1 1 0 Q1 0 0 1 1 1 1 0 0 Q0 0 1 1 1 1 0 0 0 碼型二
N 0 1 2 3 4 5 6 7 Q3 0 0 1 0 1 1 0 1 Q2 0 1 0 1 1 0 1 0 Q1 1 0 1 1 0 1 0 0 Q0 0 1 1 0 1 0 0 1 碼型三
N 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 Q3 0 0 0 1 1 1 1 0 1 0 1 1 0 0 1 Q2 0 0 1 1 1 1 0 1 0 1 1 0 0 1 0 Q1 0 1 1 1 1 0 1 0 1 1 0 0 1 0 0 Q0 1 1 1 1 0 1 0 1 1 0 0 1 0 0 0 碼型四
以上的狀態轉換表給出了碼型的狀態轉換順序,按週期依序循環產生。如碼型一的Q3Q2Q1Q0會依照0001(0010(0100(1000的次序出現。在這邊,我們預設每個碼型的初始狀態皆為0000,其後才接著進入正式的循環。
(碼型三初始狀態為例外,初始值為0010)
因此,碼型一的狀態轉移圖就會是:
而為使碼型能正確的進行循環,這裡使用了一個名為D0的反饋源,由D0來決定下一時刻的狀態輸出。D0與Q3Q2Q1Q0的關係如下:
(D0)N =((Q3Q2Q1Q0)N)
(Q3Q2Q1Q0)N+1 =(Q2Q1Q0)N(D0)N
以下是Verilog的原始碼:
以下是Tes
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