第七章存储器复杂可编程器件和.ppt

第七章　存储器、复杂可编程器件和现场可编程门阵列 7.1　只读存储器 7.1.1 ROM的定义与基本结构 7.1.2 二维译码 7.1.3 可编程ROM 7.1.4 集成电路ROM 7.1.5 ROM的读操作与定时图 7.1.6 ROM应用举例 7. 2 随机存取存储器（RAM） 7.2 随机存取存储器 7.2.1　静态随机存取存储器 2、SRAM存储单元 3、读写操作与定时图 7.2.2 同步静态随机存取存储器 7.2.3 动态随机存取存储器 2、DRAM的基本结构和操作时序 7.2.4 存储容量的扩展 2、字数的扩展 7.3 复杂可编程逻辑器件 7.3.1 CPLD的结构 1、逻辑块 可编程乘积项阵列；乘积项分配和宏单元 2、可编程内部连线 3、I/O单元 7.3.2 CPLD编程简介 7.4 现场可编程逻辑器件 7.4.1 FPGA中编程实现逻辑功能的基本原理 7.4.2 FPGA的结构 1、可编程逻辑模块（CLB） 微机原理图 2位二进制加法运算电路 2、输入/输出模块IOB 3、可编程布线资源 7.4.3 FPGA编程简介 1、配置（编程）数据 2、配置数据的装入 2. 静态读写存储器（SRAM）集成电路6264简介 采用CMOS工艺制成，存储容量为8K×8位，典型存取时间为100ns、电源电压＋5V、工作电流40mA、维持电压为2V，维持电流为2μA。 8K=213，有13条地址线A0~A12； 每字有８位，有８条数据线I/O0～I/O7； 6264引脚图 四条控制线 　　表１ 6264的工作方式表 3.　Intel2114A是1 K字×4位SRAM，它是双列直插18脚封装器件，采用5V供电，与TTL电平完全兼容。 4.　Intel 2116是16 K×1位动态存储器（DRAM），是典型的单管动态存储芯片。它是双列直插16脚封装器件，采用+12V和± 5V三组电源供电，其逻辑电平与TTL兼容。 3、存储器容量的扩展 位扩展可以用多片芯片并联的方式来实现。 ①各地址线、读/写线、片选信号对应并联， ②各芯片的I/O口作为整个RAM输入/出数据端的一位。 1）. 位扩展方式－－增加I/O端个数 用1024×1 位的RAM扩展为1024×8 位RAM －－八片 2）. 字扩展方式－－增加地址端个数 例：用256×8 位的RAM扩展为1024×8 位RAM。 分析：N=4 256＝28，每片有8条地址线； 1024＝210，需要10条地址线； 所以，需要增加2条高位地址线来控制4片分别工作，即需要一个2-4线译码器。 字扩展可以利用外加译码器控制芯片的片选(CS)输入端来实现。 ①各片RAM对应的数据线、读/写线对应并联； ②低位地址线也并联接起来； ③要增加的高位地址线，通过译码器译码，将其输出分别接至各片的片选控制端。 用256×8 位的RAM扩展为1024×8 位RAM的系统框图 1、SRAM的基本结构及输出 1、SSRAM的基本结构及工作 1、DRAM存储单元 1、字长（位数）的扩展 集成度高于PLD(PAL,GAL)。 在系统可编程(ISP)： 　　编程过程：将编程数据写入存储单元中的过程，这些存储单元大多采用E2PROM或闪烁存储器编程技术。 ISP（在系统可编程）器件的编程条件：ISP专用编程电缆；微机；ISP编程软件。 FPGA：现场可编程门阵列，采用查找表（LUT）实现逻辑函数。 FPGA与CPLD（“与－或”阵列）的比较： 　　由于SRAM的数据易失性，FPGA需要外部PROM保存编程数据。上电后要对数据初始化。 既可实现组合逻辑功能，双可实现时序逻辑功能。 可编程逻辑模块 RAM块（block RAM) IOB:输入/输出模块 DLL:延时锁环模块 可编程布线矩阵 组合逻辑 时序逻辑 加法器 * 7.1　只读存储器 　7.1.1 ROM的定义与基本结构 　7.1.2 二维译码 　7.1.3 可编程ROM 　7.1.4 集成电路ROM 　7.1.5 ROM的读操作与定时图 　7.1.6 ROM应用举例 7.2 随机存取存储器 　7.2.1　静态随机存取存储器 　7.2.2 同步静态随机存取存储器 　7.2.3 动态随机存取存储器 　 7.2.4 存储容量的扩展 7.3 复杂可编程逻辑器件 　7.3.1 CPLD的结构 　7.3.2 CPLD编程简介 7.4 现场可编程逻辑器件 　7.4.1 FPGA中编程实现逻辑功能的基本原理 　7.4.2 FPGA的结构 　7.4.3 FPGA编程简介 7.5 用EDA