北邮数字电路与逻辑设计实验上 综合实验报告.docx

数字电路与逻辑设计实验综合实验报告学院：信息与通信工程学院班级：2013211124姓名：曹爽学号：2013210640班内序号：052015年6月2日实验题目和任务要求QuartusII原理图输入法设计与实现实验题目Quartus II原理图输入法设计与实现任务要求1）用逻辑门设计一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。2）用生成的半加器模块和逻辑门设计与实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二级管显示输出信号。3）用3-8线译码器和逻辑门设计和实现函数，仿真验证其功能。用VHDL设计与实现组合逻辑电路实验题目1）数码管译码器2）8421码转余3码3）奇校验器任务要求1）用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。2）用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。3）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出为‘0’，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。用VHDL设计与实现时序逻辑电路实验题目1）8421十进制计数器2）分频器3）组合电路实现数码管0到9循环显示任务要求1）用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验板测试。要求用按键设定输入信号，发光二极管显示输出信号。2）用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器。要求在Quartus II平台上设计程序并仿真验证设计。3）讲（1）、（2）和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。用VHDL设计与实现相关电路实验题目（二选一）1）数码管动态扫描控制器2）点阵行扫描控制器任务要求1）用VHDL语言设计实现一个数码管动态扫描控制器，要求显示班号后3位和班内序号。仿真验证其功能，并下载到实验板测试。2）用VHDL语言设计实现一个8×8点阵行扫描控制器，要求从上至下逐行循环点亮点阵（红色或绿色均可），每行点亮时间为0.5秒。3）用VHDL语言设计实现一个8×8点阵行扫描控制器，要求从上至下逐行点亮点阵，第一行为红色，第二行为绿色，依次类推，直至点亮所有行，然后全部熄灭，再重新从第一行开始。实验内容、原理图、VHDL代码和仿真波形分析Quartus II原理图输入法设计与实现半加器原理图：全加器原理图其中halfadder元件是之前生成的半加器图形模块单元。仿真波形图波形分析全加器包括两个加数A和B、从低位进位Ci、向高位进位Co、和值S，其真值表如下：ABCiSCo0000000110010100110110010101011100111111波形图中，高电平对应真值表中的‘1’，低电平对应真值表中的‘0’，设置“End Time”为50μs，A、B、Ci三个输入的波形周期分别为1μs、2μs、4μs，可对应出真值表中的8种输入状态。S、Co为输出，同样，根据高低电平对照真值表，可以判断输出无误。输出波形中的冒险可通过增加冗余项消除，但对于本实验来说并无大碍。3-8线译码器本实验采用已有的3-8线译码器元件，再将表达式中四个最小项对应的输出管脚通过与非门连接即可。仿真波形图用VHDL设计与实现组合逻辑电路在编写本次实验的代码时，我采用的是较为直观的CASE语句，罗列出所有可能。代码比较简单，故只列出代码，不再赘述。数码管译码器VHDL代码详见实验（三）3中VHDL代码的e7_2.vhd文件。8421码转余3码VHDL代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY e7_3 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);b:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END e7_3;ARCHITECTURE arch OF e7_3 ISBEGINPROCESS(a)BEGINCASE a ISWHEN 0000 = b =0011;WHEN 0001 = b =0100;WHEN 0010 = b =0101;WHEN 0011 = b =0110;WHEN 0100 = b =0111;WHEN 0101 = b =1000;WHEN 0110 = b =1001;WHEN 0111 = b =1010;WHEN 1000 = b =1011;WHEN 1001 = b =1100;WHEN OTHERS =