FPGA实验教程_Verilog设计部分_保护.docVIP

实验注意事项 做实验前，先连接好下载线，然后才能接上电源。 做完实验后，先拨掉实验箱上的电源，然后才能拨下载线。 实验一：简单逻辑门 实验目的：掌握Quartus使用及基于Verilog的FPGA开发的基本流程 实验要求：掌握Quartus使用及基于Verilog的FPGA开发的基本流程，注意设备及人身安全，严禁带电插拔JTAG下载线，防止损坏设备 所需器材：FPGA教学实验系统，带并口的普通计算机 实验介绍：本实验是在FPGA教学实验系统上实现简单的逻辑门，例如2输入的与门、与非门、或门、异或门等，对应部分的原理图如图1所示。当K0（K1）按键断开时，FPGA引脚175（173）的输入为低电平，对应发光二极管D2（D3）熄灭，当K0（K1）按键按下时，FPGA引脚175（173）的输入为高电平，对应发光二极管D2（D3）发光。FPGA引脚175、173在本实验中可用作输入引脚。FPGA引脚64、65、66、73分别接有发光二极管（LED）DR0~DR3，在实验中可用作输出引脚，当引脚输出高电平时，对应的LED被驱动发光。这些输出引脚可用于实现2个输入的不同逻辑功能。 图1 部分按键与LED的原理图 实验步骤： 为工程建立工作目录 为了方便工程涉及到的文件的管理，以后的每一个工程，都需要为其建立专门的工作目录，目录路径中不要包含有非英文或数字的字符（例如不要包含空格或中文字符等）。请利用系统自带的“我的电脑”或“资源管理器”建立目录。在此假设在E:\work目录下建立名为mylogic的工程工作目录，其目录路径为E:\work\mylogic，本实验所涉及的文件都需要放置在该目录当中。 运行Quartus II程序 方法1（通过开始菜单）： 开始-程序(P)-Altera-Quartus II 7.2-Quartus II 7.2 (32-Bit) 方法2（桌面快捷方式）：双击桌面的快捷方式图标 打开Quartus II后，其界面如图2所示。 图2 Quartus II集成环境 建立工程 在Quartus II上进行FPGA的开发是针对工程进行的，所有的设计任务都应当建立对应的工程。运行菜单命令File-New Project Wizard，打开新建工程向导，分别如图3~图8所示。完成后，即可在Quartus II中建立起对应的工程。 图3 新建工程向导介绍 图4 工作目录、工程名、顶层实体名 图 5 添加文件 图6 选定器件 图7 第三方工具设置 图 8 信息汇总 在图4所示的对话框中，我们将工作目录（working directory）设定为E:\work\mylogic，将工程名（name of this project）设定为mylogic，将顶层实体名（top-level design entity）设定为mylogic。顶层实体名最好和工程名一致，如不一致，应根据实际情况修改。 在图7中，我们需要根据实际情况选中EP2C20Q240C8芯片，该芯片为Cyclone II系列的芯片之一，引脚为240个。因此，可以先在Family中选定Cyclone II系列，然后在Pin count中选定引脚为240，通过这些过滤条件，可以快速找到EP2C20Q240C8。 在其他图中的设置，不需要更改，直接点击Next即可。 编辑Verilog设计文件 可以使用记事本等任何的文本编辑器编辑Verilog设计文件，Quartus II自带有编辑器，支持Verilog等多种设计文件的语法彩色显示，使用它来编辑可以帮助我们减少语法错误。运行菜单命令File-New，或点击工具栏上的按钮，打开新建文件对话框，如图9所示。在其中选择Verilog HDL File，并点击OK按钮。然后编辑下面所示的Verilog代码，并以mylogic.v作为文件名将文件保存在E:\work\mylogic目录中，如图10所示，在其中默认选择上了Add file to current project选项，将会添加进当前工程当中。 图9 新建文件对话框 图10 保存文件 // filename: mylogic.v module mylogic ( k0, k1, dr0, dr1, dr2, dr3 ); input k0; //按键K0输入，按下为高电平1 input k1