一种低功耗系统芯片的可测试性设计方案.pdfVIP

第40卷 第 3期 计 算 机 工 程 2014年 3月 V0l1．40 NO．3 ComputerEngineering March 2014 ·开发研究与工程应用 · 文章缩号：1000—3428(2014)03—0306—04 文献标识码：A 中圈分类号；TN47 一 种低功耗系统芯片的可测试性设计方案 徐太龙 ，鲁世斌 ，代广珍 ，孟 坚 ，陈军宁 (1．安徽大学电子信息工程学院安徽省集成 电路设计实验室，合肥 230601； 2．合肥师范学院电子信息工程学院，合肥 230601) 摘 要：低功耗技术，如多电源多电压和电源关断等的应用，给现代超大规模系统芯片可测试性设计带来诸多问题。为此，采用 工业界认可的电子设计 自动化工具和常用的测试方法，构建实现可测试性设计的高效平台。基于该平台，提出一种包括扫描链设 计、嵌入式存储器 内建 自测试和边界扫描设计的可测性设计实现方案。实验结果表明，该方案能高效、方便和准确地完成低功耗 系统芯片的可测性设计 ，并成功地在 自动测试仪上完成各种测试，组合逻辑和时序逻辑 的扫描链测试覆盖率为 98．2％。 关健词：可测试性设计；低功耗；系统芯片；内建 自测试；电源关断；多电源多电压；扫描链 A TestabilityDesignSchemeforLow PowerConsumption 一syst·em -on- n■l●D XU 1’ai-long，LU Shi-bin ，DAIGuang—zhen，M ENG Jian，CHEN Jun-ning (1．AnhuiProvincialICDesignLaboratory,SchoolofElectronicsandInformationEngineering，AnhuiUniversity,Hefei230601，China； 2．SchoolofElectronicandInformationEngineering．HefeiNormalUniversiyt,Hefei230601．China) [Abstract]ThelowpowerdesigntechnologiessuchasMulti—supplyMulti—voltage(MSMV)andPowerShut—off(PSO)，presentmany challengesforthetestabilitydesignofmodernvery largescaleintegrationSystem—on—chip(SoC)．Basedontheefficientimplementation platform constructedbyusingtheindustrialelectronicdesignautomationtoolsandthewidelyusedtestabilitymethods，atestabilitydesign schemethatincludesthescanchain，memory built·in-self-testandboundaryscan isproposed．Experimentalresultsshow thatthescheme can efficiently,conveniently andaccurately completethetestabilitydesign oflow powerconsumptionSoC，andworkscorrectly in automationtestequipment．Thetestcoverageofcombinationalandsequentiallogicscanchainsis98-2％． [Keywords]testabilitydesign；lowpowerconsumption；Systemon-·ehip(SoC)；built-—in--self-test；PowerShut-·off(PSO)；Multi--suppl