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四位智能竞赛抢答器 第一章 系统 第一节 第二节 本设计是一个功能较为简单的四路抢答器，基本要求有以下几点： （1）实现一四人抢答器，有人抢答成功后，其他人再抢答无效； （2）主持人通过按键清除抢答信息，并开始30秒的答题倒计时，当倒计时结束时，通过蜂鸣器响来提示回答问题时间到，此时可以开始新一轮的抢答。 第三节 设计方案 设计是以Verilog HDL语言为基础设计的电子抢答器，在设计过程中先将系统模块化，然后逐步实现，根据设计功能要求，该设计主要包括按键抢答输入，数码管显示，报警电路及FPGA系统。抢答器结构原理图如图1： 图1 抢答器结构原理图 第二章 系统分析与实现 第一节 系统分析 该系统可实现要求中的最基本功能，除此之外还可以实现抢答时间限制的功能，其中，抢答成功者组号由静态显示的方法使用，使四个数码管同时显示其组号，同时，该抢答者对应的led灯亮。若还有其他抢答者在其后按下按键，抢答无效，只取第一个抢答者信息。 第二节 程序及程序功能介绍 一、端口定义部分 module main(reset,clock,din1,din2,din3,din4,judge,beep,wei,duan,beep,wei1,duan1); input re