第18次课1(微机原理).ppt

5.3 8086的引脚功能与时序 低电平：表示CPU正在执行向存储器或I/O端口进行输出操作； T2～T4状态有效。 11.WR（输出） 写信号 5.3 8086的引脚功能与时序 高电平： CPU访问存贮器 低电平：CPU访问I/O端口 在Intel 8088中，该引脚定义为IO/M，极性与8086的M/IO反相。 12.M/IO（输出） 存储器与I/O端口区分信号 5.3 8086的引脚功能与时序 写总线周期 5.3 8086的引脚功能与时序 读总线周期 5.3 8086的引脚功能与时序 其它控制信号 5.3 8086的引脚功能与时序 高电平：表示存储器或I/O端口准备就绪； 低电平：表示存储器或I/O端口未准备好； 13.READY（输入） 准备好信号 CPU在T3 状态检测READY信号，如果READY为低电平，则插入等待状态Tw，同时再次检测READY信号，直到READY为高电平，则进入T4状态，完成本次总线周期。 5.3 8086的引脚功能与时序 高电平：CPU继续处于等待状态； 低电平：CPU执行下一条指令。 14.TEST（输入） 测试信号 当CPU执行WAIT指令的操作时，每隔5个时钟周期对TEST输入端进行一次测试： 5.3 8086的引脚功能与时序 CPU有两类硬件中断： 非可屏蔽中断： NMI 可屏蔽中断： INTR，INTA 5.3 8086的引脚功能与时序 条件：NMI出现上升沿 动作：CPU在执行完现行指令后，立即进入中断服务子程序。 注意：CPU中断响应不受标志寄存器中断允许标志位IF状态的影响。 15.NMI（输入） 非可屏蔽中断请求输入信号 5.3 8086的引脚功能与时序 可屏蔽中断请求输入信号 16.INTR（输入） 条件：INTR高电平 IF＝1 动作：CPU发出中断响应信号；从外设读取中断类型号；进入中断服务子程序。 注意： CPU对可屏蔽中断的响应受中断允许标志位IF状态的影响。 5.3 8086的引脚功能与时序 在相邻的两个总线周期中输出两个负脉冲 17.INTA（输出） 中断响应信号 通知外设，其中断请求被接收 由外设向CPU提供中断类型号 5.3 8086的引脚功能与时序 CPU总线使用权可以由外设控制 总线申请信号： HOLD 总线授予信号： HLDA 5.3 8086的引脚功能与时序 高电平有效； 总线请求响应过程： 18.HOLD（输入） 总线申请信号 5.3 8086的引脚功能与时序 总线请求响应过程： 外部设备向CPU发出总线使用请求（HOLD高电平）； CPU让出总线控制权，给出HLDA信号； 外部设备撤消HLOD信号，CPU恢复对总线的控制权。 5.3 8086的引脚功能与时序 19.HLDA（输出） 总线授予信号 高电平有效； CPU让出总线控制权，使CPU所有具有三态的引脚处于高阻状态； HLDA信号与HOLD信号配合使用。 5.3 8086的引脚功能与时序 T1 T4 或 CLK HOLD HLDA ≈ ≈ ≈ 总线请求和总线授予时序 8086 最小方式 系统总线结构 5.3 8086的引脚功能与时序 系统总线 MN / MX CLK READY RESET TEST HOLD HLDA M / IO WR RD ALE BHE NMI INTR INTA + 5 V 时钟 8284 A READY 8086 CPU G 74 LS 373 OE 锁存器 BHE A 19 ~ A 16 AD 15 ~ AD 0 DT / R DEN DIR OE 74 LS 245 收发器 数据总线 D 15 ~ D 0 地址总线 A 19 ~ A 0 控制总线 8086 最小方式 系统总线结构 第五章 总线及其形成 一、总线定义与分类 1、定义： 总线是一组公用导线，是计算机系统的重要组成部分。它是计算机系统中模块（或子系统）之间传输数据、地址和控制信息的公共通道。通过总线，可以实现各部件之间的数据和命令的传输。 5.1 总线定义及分类 2、总线的分类： 5.1 总线定义及分类 总线的分类方法很多，按功能层次可以把 总线分成下列四类。 片内总线 元件级总线 系统总线 通信总线 在系统总线形成中，经常要使用芯片： 三态门 双向总线收发器 带有三态门输出的锁存器 5.2 几种常用芯片 二、几种常用的接口芯片 74LS244逻辑及引脚 74LS244功能 在实际应用中可作为地址总线或控制总线的驱动芯片，也可用为输入端口的接口芯片。 5.2 几种常用芯片 高 阻 1） 三