FPGA时序分析.doc

在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路 径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。 从输入端口到寄存器： 这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。约束名称：input delay. 约束条件的影响主要有4个因素：外部芯片的Tco，电路板上信号延迟Tpd，FPGA的Tsu, 时钟延迟Tclk. Tco的参数通常需要查外部芯片的数据手册。 计算公式：input delay = Tco+Tpd+Tsu-Tclk. FPGA的Tsu也需要查FPGA芯片的手册。 FPGA速度等级不同，这个参数也不同。 Tpd和Tclk需要根据电路板实际的参数来计算。通常，每10cm的线长可以按照1ns来计算. 例如：系统时钟100MHz, 电路板上最大延迟2ns, 时钟最大延迟 1.7ns, Tco 3ns, FPGA的Tsu为0.2ns. 那么输入延迟的值： max Input delay = 3+2+0.2-1.7=3.5ns. 这个参数的含义是指 让FPGA的设计工具把FPGA的输入端口到第一级寄存器之间的路径延迟（包括门延迟和线延迟）控制在 10ns-3.5ns=6.5ns 以内。 寄存器到寄存器： 这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径，使其延迟时间必须小于时钟周期，这样才能确保信号被可靠的传递。由于这种路径只存在于FPGA内部，通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法，还可以采用对寄存器的输入和寄存器的输出加入适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。 还可以通过设定最大扇出数来迫使工具对其进行逻辑复制，减少扇出数量，提高性能。 寄存器到输出： 这种路径的约束是为了让FPGA设计工具能够优化FPGA内部从最后一级寄存器到输出端口的路径，确保其输出的信号能够被下一级芯片正确的采到。 约束的名称： output delay, 约束条件的影响主要有3个因素：外部芯片的Tsu，电路板上信号延迟Tpd，时钟延迟Tclk. Tsu的参数通常需要查外部芯片的数据手册。 计算公式：output delay = Tsu+Tpd-Tclk. 例如：系统时钟100MHz, 电路板上最大延迟2ns, 时钟最大延迟 1.7ns, Tsu 1ns, 输出延迟的值： max output delay = 1+2-1.7=1.3ns . 这个参数的含义是指 让FPGA的设计工具把最后一级寄存器到输出端口之间的路径延迟（包括门延迟和线延迟）控制在 10ns-1.3ns=8.7ns 以内。 从输入端口到输出端口： 这种路径是指组合逻辑的延迟，指信号从输入到输出没有经过任何寄存器。给这种路径加约束条件，需要虚拟一个时钟，然后通过约束来指定哪些路径是要受该虚拟时钟的约束。 在Synplifypro和Precision中都有相应的约束来处理这种路径。前面讲述了关于输入输出延迟的一些参数的含义和计算方法。如果要把这些参数和altera，xilinx的软件结合起来，也不是一件容易的事情。以前altera和xilinx的约束条件设定非常烦杂，各自都有一套。似乎大家也不太看重约束条件的设定，大多时候都是无论如何先上板，然后通过signaltap和Chipscope来调。当FPGA规模大了之后，布线一次都需要很长时间，这种方法的弊端就越来越严重。 实际上可以借鉴ASIC的设计方法：加比较完善的约束条件，然后通过RTL仿真，时序分析，后仿真来解决问题，尽量避免在FPGA电路板上来调试。 altera最先意识到这一点，它采用了Synopsys的SDC格式。SDC的格式也得到了逻辑综合器的支持。而且设定方法比较容易掌握。详细讨论一下这种格式的约束设定方法。 时钟的设定方法：时钟要分成两种，一种是从端口上直接输入的时钟，另一种是在FPGA内部产生的时钟。内部产生的时钟又要分成两种，从锁相环出来的（包括altera的PLL和Xilinx的DLL)和从逻辑单元出来的，例如一般的计数器分频就是这种情况。 从锁相环出来的时钟可以通过端口直接加，因为一般的综合工具和布线工具都能够自动的把端口的时钟约束传递到锁相环，并且根据锁相环的倍频关系自动施加到下一级。而从逻辑单元出来的就需要单独对其进行约束。 在SDC格式中，创建时钟的命令create_clock后面要带3个参数：name, period, wavef