verilog交通灯设计与实现.doc

西北工业大学 《FPGA技术实验》2011年 11月 一、实验目的及要求 实验目的：通过交通灯的设计与仿真综合，体会复杂时序的实现方法，学会用框图表示程序的设计思想，掌握中小规模集成电路的系统综合设计方法。 实验要求：设计一个交通灯信号控制电路。具体要求为：输入为50MHz的时钟和复位信号，输出为红、绿、黄三个信号（高电平为亮）。复位信号（高电平）有效，红、绿、黄灯灭；接着进行如下循环：绿灯亮1分钟，黄灯闪烁10秒，红灯亮1分钟。在此基础上再加两个数码管，对倒计时的数显示。 二、实验设备（环境）及要求 实验EDA工具为: Synplify Pro 9.6.2和ModelSim SE 6.2b。 三、实验内容与步骤 设计思路概述 总体上分为三个大模块，即：顶层模块、控制模块、译码模块（包括显示模块）。他们各自的作用分别如下： 顶层模块： 此模块只做例化，即对底层的控制模块和译码模块进行例化，而不做逻辑设计。 控制模块： 此模块是本程序的主体，主要是控制各个灯颜色（此模块并不控制黄灯的闪烁）的转换，以及倒计时时间输出。 首先要对时钟进行分频。由于系统时钟频率比较大，因此首先分频产生时钟，用于下面的电路的控制；然后是各种颜色之间的转换，在此在添加一个使能端enable ，当使能端enable为0的时候，就开始进行状态循环以及倒计时，然后enable就立即变为1；状态用light_status（分别为0、1、2）表示，开始的时候，如果状态light_status为0，表示此时显示的是绿灯，便把绿灯亮的时间（60s）给统计灯亮时间的变量light_long，并且把显示灯亮的变量light_select赋值100（高电平表示亮），最后把状态标志位light_status赋1，但是此时并不能转向下一个状态（黄），因为绿灯亮的时间还没有控制，接下来会转到倒计时处。 然后，我们这里用了BCD码表示倒计时时间。灯亮或闪烁时间（绿、黄、红分别为60s、10s、60s）用BCD码表示（分别为60h、10h、60h）,倒计时的时候个位和十位分别是BCD码的高四位和低四位，首先是低四位倒数，当倒数到0时，给它重新赋值为9，且高四位减1，如此循环，直到这个数减到0，此时表示某一个灯亮的时间到，接着进行下一个状态，为了能使进入下一个状态，必须在时间减到0的时候，给使能端enable 赋值0；由于用的BCD码，高四位和低四位就分别是我们要在译码模块的要用数码管显示的十位和个位。 译码模块： 此模块主要有两个作用，控制黄灯闪烁以及对倒计时时间进行译码输出。 首先是控制黄灯闪烁。由于控制模块只是控制三个灯的亮与不亮，在此模块中首先是相当于产生一个分频时钟y_flicker（周期1s），然后是控制黄灯的闪烁，控制模块light_select只是控制了三个灯亮与不亮（三位二进制，高电平有效），最后显示灯的亮或者闪还用三位二进制表示（colour），控制时直接把light_select的最高位和最低位直接赋给colour的最高位和最低位（分别控制绿灯和红灯的亮），中间位当分频时钟y_flicker为高且输入light_select为高时，输出colour 才为高（黄灯亮），别的情况colour中间位都为低（黄灯灭），至此可以完美实现黄灯的闪烁了（1s内亮0.5s灭0.5s），也就可以实现要求的各个灯的亮或者闪烁。 然后就是七段译码的过程。采用了3—8译码器的设计原理，将倒计时时间译码，输出到LED晶体管，显示最终倒计时时间。LED中二极管对应的顺序编号如图1所示，并且是低电平有效。写出所有数字对应的字型码，就可以知道数字的控制电平。由于只有两位数字，考虑到成本以及复杂性，可不用扫描，直接用两个译码器就可以了。 图1 七段数码管显示字段的示意图 时序说明 假设在0时刻，加上系统时钟，首先要进行reset清零，这时在控制模块的计数器会清零，三个灯都是灭的状态，控制状态跳转的使能端enable等于0，等待着清零结束，开始工作；七段译码也不会显示。 在reset变低之后，系统开始正常工作。首先是分频时钟开始工作，在计数器达到第一前，分频时钟都是低电位，时候分频时钟的第一个上升沿来临，此时状态控制开始运转，先工作的是绿灯，它会经过从59到0的倒计时过程，同时译码模块也开始工作，颜色控制colour是100，表征绿灯的点亮，经七段译码，这个倒计时数字也会同步显示出来。经过60s（也就是经过60*50M个系统时钟上升沿之后）绿灯亮的时间到，会自动转到黄灯状态，黄灯是9到0的倒计时过程，译码的显示跟绿灯一样，只是黄灯的亮会加一个1Hz的时钟控制端，1秒内只有半秒，黄灯是亮的，从9秒到8.5秒之间黄灯是亮的，然后8.5到8是灭的，如此继续下去，