清华coms模电课件第八章_A.ppt

第八讲_A集成电路课程设计大作业Cyclic ADC Design 李福乐 lifule@tsinghua.edu.cn Outline Specifications Principle of Cyclic ADC Behavior model Circuit-level model Transistor-level design Layout design Conclusion Specifications Outline Specifications Principle of Cyclic ADC Behavior model Circuit-level model Transistor-level design Layout design Conclusion A/D转换原理 A/D转换原理 A/D转换原理 A/D转换原理 A/D转换原理 A/D转换原理 A/D转换原理 A/D转换原理 A/D转换原理 A/D转换原理 10-bit ADC设计方案 Outline Specifications Principle of Cyclic ADC Behavior model Circuit-level model Transistor-level design Layout design Conclusion 行为级模型 基于MATLAB语言 基于第一部分所描述的级电路框图和循环式转换原理的行为描述 综合考虑了各种非理想因素 单元电路有限指标 集成元件的失配 电路噪声 用于快速验证算法的可行性、分析各种电路参数与总体性能的关系 练习题 基于10-bit Cyclic ADC的行为级模型做分析：系统指标： SNDR60dB、SFDR65dBc。那么，对于OTA增益为80dB的情况，电容值的分布应满足什么要求? （不考虑热噪声的影响） 动态性能SNDR与SFDR的定义？ 如何仿真求取SNDR和SFDR？ 如何将系统指标与元件参数的分布联系起来？ 动态性能的定义 ADC在将信号从模拟域转换到数字域的过程中： 加入了量化噪声和电路噪声 加入了ADC非线性所导致的谐波失真 ADC输出中包括信号、谐波失真、量化噪声和电路噪声，SNDR定义为信号与噪声加失真的功率之比，SFDR定义为信号与最大杂波的功率比 一般采用频域FFT分析法来计算SNDR和SFDR 仿真分析动态性能 输入信号： 单频正弦波，满量程输入 采样长度： 整数个信号周期，防止频谱泄漏 加窗处理 由于实际测试中时钟不同步、电路噪声等因素的影响，较难做到完全整数周期采样 非整数周期采样带来频谱泄漏，且泄漏随样本长度远离整数周期长度而增大 在测试中应使样本长度尽量接近整数信号周期长度 在做FFT频谱分析前对样本加窗处理，一般为汉宁窗 加窗后的动态性能分析 加窗后频谱泄漏可忽略，但主瓣展宽 加窗并不改变各信号分量的相对功率比 信号能量Ps为主瓣中各点功率之和 主瓣宽度？ 噪声和失真功率和Pn+Pd=Ptotal-Ps SFDR为信号主瓣最高点与主瓣之外最高点之比 量化噪声问题的解释 理想ADC的SNDR公式的由来 假设量化噪声电压在(-0.5Δ, 0.5Δ)之间均匀分布，且近似为白噪声，噪声功率=Δ2/12 在上述每周采6点和10点的例子中 量化噪声电压不满足均匀分布，其功率不同于Δ2/12 量化噪声电压为周期信号，其功率有可能叠加到信号上，导致SNDR结果过大，或叠加到谐波上，导致SFDR结果过小 问题根源：采样点位置固定重复 解决方法：选择合适的采样频率与信号频率之比 关于失真的分析 实际ADC存在非线性 输出中除了信号、噪声之外还有谐波分量P=Ps+Pn+Pd SNDR = Ps/(Pn+Pd) = Ps/(P-Ps) SFDR = Ps/Pz，Pz为最大杂波的功率 采样点位置固定，且每周采样点数较少时，也会带来SNDR和SFDR结果不准确问题 解决方法：选择合适的采样频率与信号频率之比 采样率与信号频率之比 目标——使得量化误差尽量随机化；使得ADC转换的线性得到完整体现 fc与fs的选择： 应使采样点尽量遍历ADC转换曲线上的所有点 应使信号与低次(2~9)谐波的位置不要太靠近，以免加窗后主瓣展宽出现交叠 仿真中若考虑输入和电路内部的热噪声时，可改善量化误差的随机性 在实际的ADC测量中，fc和fs源自两个时钟源，这种不同步也会改善量化误差的随机性和采样的遍历性 采样长度 从SFDR来考虑 信号与底部噪声高度之比应大于SFDR指标 样本数越小，底部噪声高度越大 从完整体现ADC转换线性的要求来考虑 采样点尽量遍历转换曲线 从减小频谱泄漏考虑，所截取的样本应为整数周期或尽量逼近整数周期（在实际测试中） 实用仿真策略 信号与采样频率的关系、样本总数： 第一步：