EDA实验指导书-Read.doc

EDA 实 验 指 导 书 艾 明 晶 北京航空航天大学计算机学院 2005年4月  前 言 电子设计自动化（EDA，Electronic Design Automation）技术是微电子技术中的核心技术之一，是现代集成系统设计的重要方法。它是在计算机的辅助下完成电子产品设计方案的输入、处理、仿真和下载的一种硬件设计技术。对于理工科类的大学生，学习和掌握EDA技术，是非常有必要的。 由于EDA课程具有极强的工程实践性，所以配合理论教学，同时开设了EDA实验课。为此笔者结合课堂教学的相关内容，编写了这本实验指导书。 本书提供了一系列由浅入深的EDA基本实验项目和扩展实验项目，包括基本数字逻辑实验和数字系统实验，计算机接口类实验，自动控制类实验以及应用类实验。学生除完成教学内容规定的实验外，还可自主选做难度较大的实验。 通过这些实验及EDA工具软件MAX + PLUSⅡ、QuartusⅡ和ModelSim的使用，学生可在较短时间内掌握EDA技术的原理和方法，熟悉EDA设计的全过程，包括器件的选择、逻辑设计、输入、编译、仿真以及器件的编程下载、在线校验等环节；同时有助于学生拓宽知识面，进一步深化对数字逻辑、计算机接口和通信以及可编程逻辑器件等知识的理解，综合运用所学知识，熟练应用EDA技术进行PLD的设计与开发，并能基于PLD自行设计、开发出复杂数字系统。  目 录 实验一 时钟分频电路 1 实验二 按钮消抖电路 1 实验三 带清零和启动/停止计数的2位十进制加法计数器 1 实验四 电子秒表电路 1 实验五 交通红绿灯控制器 1 在做每一个实验之前，先在资源管理器中为该实验建立一个子文件夹，以便将该实验的所有相关文件都存于此文件夹下。 实验一 时钟分频电路 一、实验目的 1．了解时钟分频电路的原理。 2．掌握使用always块结构和if-else语句实现时序逻辑电路的方法。 3．掌握使用reg型变量实现同步计数器的方法。 4．掌握Verilog HDL语言中parameter常量及if语句的用法。 5．学习和掌握采用ModelSim软件进行功能仿真的方法。 二、实验要求 设计一个时钟分频电路，其输入信号为输入时钟信号clki，清零脉冲clr（高有效）；输出信号为输出时钟clko。 1．假设输入时钟周期为1ms，试设计一个分频电路，使其输出时钟的周期为10ms。 2．假设输入时钟频率为50MHz，即周期为20ns，试设计一个分频电路，使其输出时钟的周期为1ms。 三、实验原理 时钟分频电路的原理 对于下降沿触发的异步二进制加法计数器，可用n个T‘触发器，实现对输入时钟的2n分频。将低位触发器的输出，接到高一位触发器的CP端（下降沿触发时），最高位触发器的输出，即为对输入时钟的2n分频信号。 而对于同步二进制加法计数器，是用n个T触发器，实现对输入时钟的2n分频。即第一级触发器的T1=1；第二级触发器在第一级触发器为1时，再来计数脉冲才翻转，因此T2=Q1；第三级触发器在第一级、第二级触发器都为1时，再来计数脉冲才翻转，因此T3=Q2·Q1；依此类推，第n级触发器的Tn=Qn-1 · · · · · ·Q2·Q1。最高位触发器的输出，即为对输入时钟的2n分频信号。 注意：通常是采用同步二进制加法计数器来实现时钟分频电路的！ 2．如何实现非2n分频的整数分频？ 可使用reg型变量实现计数器的功能。用parameter常量设定计数器的宽度，当计数器的值达到此宽度时，计数器重新回到0状态，否则继续计数。 若电路没有特殊要求，可用加法计数器的最高位输出作为分频电路的输出；否则根据实际要求对分频电路的输出进行赋值。 四、实验内容 1．用Verilog HDL语言设计第一个分频电路（1ms(10ms）。 （1）用加法计数器的最高位输出作为分频电路的输出。 （2）同样采用加法计数器，使输出时钟的波形如下图所示。即clko在计够10个数后才有一个正跳变。 （3）如何使输出时钟信号的前半周为低电平，后半周为高电平？试设计此种分频电路。 设计输入后，选择Stratix系列的EP1S10F780C6器件，对设计项目进行编译和仿真（提示：仿真时clock的T = 1ms，Grid Size = 1ms，End Time = 100ms；并且可用“EditInsert Node or Bus…”命令将计数器的输出显示在波形编辑器上）。然后建立一个默认的逻辑符号，以供后面的电子秒表电路中使用。 2．用Verilog HDL语言设计第二个分频电路（20ns(1ms）。 设计输入后，选择Stratix系列的EP1S10F780C6器件，对设计项目进行编译和仿真。 采用ModelSim软件进行功能仿真。 五、实验