吕宗伟-电气三班-售货机.doc

电子技术基础 课程设计 题目名称： 自动售货机 姓 名： 学 号： 班 级： 电气11级3 班 指导教师： 吕宗伟  目录 摘要： 3 一、Verilog语言及modelsim仿真软件介绍： 4 1．编写使用语言：Verilog 4 2.仿真软件介绍：Modelsim 4 三、课程设计要求： 5 1.设计目的 5 2.设计题目 5 3.设计要求 5 四、设计内容及步骤： 6 1、有限状态机原理 6 1.1状态转移图： 6 1.2状态转移表： 7 1.3定义变量内容 8 2、 程序编写： 8 2.1编写自动售货机源代码 8 2.2编写测试向量 10 3、 仿真结果及截图： 13 3.1有限状态机图： 13 3.2总体仿真截图 13 3.3分时截图 14 3.4 最后在窗口里面形成的总体的dataflow图： 17 五、 总结及心得： 17 摘要： 一般的自动售货机由钱币装置、指示装置、贮藏售货装置等组成。系统能够根据用户输入的硬币，判断钱币是否足够，当所投硬币达到或者超过购买者所选面值时，则根据顾客的要求自动售货，并找回剩余的硬币，然后回到初始状态，当所投硬币面值不够时，则给出提示，并通过一个复位键退回所投硬币。然后回到初始状态。 Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。本文将着重于硬件描述语言VDHL以及EDA和FPGA和应用Verilog HDL对自动售货机进行设计。 关键词：自动售货机；硬件描述语言VHDL； 一、Verilog语言及modelsim仿真软件介绍： 1．编写使用语言：Verilog 硬件描述语言（HDL-Hardware Description Language）是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级描述方式相比，它更适合大规模系统的设计。Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述。Verilog HDL进行设计最大的优点是其工艺无关性。 Verilog HDL是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述ASICs和FPGA的设计之用。 Verilog 是由Gateway Design Automation公司于大约1984年开始发展。现在 Cadence 对于 Gateway 公司的 Verilog 和 Verilog-XL 模拟器拥有全部的财产权。 2.仿真软件介绍：Modelsim Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。 三、课程设计要求： 1.设计目的 掌握有限状态机的概念和描述方法； 掌握时序电路系统的设计方法； 学些和掌握Verilog描述数字系统的方法； 学习和掌握ModelSim等软件的使用方法； 学习和了解IC设计的基本流程。 2.设计题目 可投5角和一元两种硬币； 饮料单价为2.5元； 系统能够根据用户输入的硬币，判断钱币是否足够，当所投硬币达到或者超过购买者所选面值时，则根据顾客的要求自动售货，并找回剩余的硬币，然后回到初始状态，当所投硬币面值不够时，则给出提示，并通过一个复位键退回所投硬币。然后回到初始状态。 3.设计要求 描述有限状态机； （本题为meely型电路，因为输出不仅与现在状态有关，还与过去的状态有关）； 定义输入（定义输入端口的名字，输入的个数）和输出端口（输出端口的名字和输出个数）；（定义各种输出状态，显示操作结果：包括投入的金额和饮料是否输出的显示）； 定义时钟；（在完成投币之后有效地操作时间）； Verilog代码编写； ModelSim综合电路，输出电路的网表； 编写测试向量，绘制测试波形；（测试功能） 四、设计内容及步骤： 1、有限状态机原理 1.1状态转移图： ①线段所示money_in=2b01表示每次投币5角（S1~S2，S2~S