数字钟的设计-相关资料-仿真结果-论文模板.docVIP

数字钟的设计 目录： 摘要……………………………………………………..2 关键字…………………………………………………..2 引言……………………………………………………..2 设计原理………………………………………………..3 设计要求…………………………………………..3 设计原理…………………………………………..3 4.2.1秒计数器SECOND模块（60进制）……...3 4.2.2分钟计数器MINUTE模块（60进制）……4 4.2.3小时计数器HOUR模块（24进制）………5 4.2.4 报警ALERT模块…………………………..5 5. 程序设计………………………………………………..6 仿真结果………………………………………………..10 6.1数字钟仿真图……………………………………..10 6.2仿真结果………………………………………….11 总结及设计感想……………………………………….11 7.1总结……………………………………………….11 感想……………………………………………….12 参考文献……………………………………………….12 1. 摘要：本文利用Verilog HDL语言自项向下的设计方法设计多功能数字钟．突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera Quartus II 4．1和ModelSim SE 6.0完成综合、仿真。此程序通过下栽到FPGA芯片后，可应用于实际的数字钟显示中。 2. 关键词：Verilog HDL：硬件描述语言；FPGA Abstract： In this paper， the process of designing muhifunctional digital clock by the Verilog HDL top-down design method is presented，which has shown the readability，portability and easily understanding of Verilog HDL as a hard description language．Circuit synthesis and simulation are performed by Altera Quartus II 4．1 and ModelSim SE 6．0．The pm~am can be used in the truly digitalclock display by down loading tO the FPGA chip． Keywords：Verilog HDL；hardware de~dpfion language；FPGA 引言 硬件描述语言HDL(Hardware Description Language)是一种用形式化方法来描述数字电路和系统的语言。目前．电子系统向集成化、大规模和高速度等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展，VHDL在这种形势下显示出了巨大的优势，展望将来HDL在硬件设计领域的地位将与c和c++在软件设计领域的地位 一样，在大规模数字系统的设计中，它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。 本文提出了以VHDL语言为手段，设计了多功能数字钟。其代码具有良好的可读性和易理解性，源程序经Altera公司的Quartus II 4．1和ModelSim SE 6．0软件完成综合、仿真，目标器件选用Altera Cyclone EP1 C6Q240C8器件。 4. 设计原理 4.1 设计要求（数字钟的功能） （1）具有秒、分、时技术显示功能，且以24小时循环计时； （2）具有清零功，且能调时、调分； （3）具有整点报警功能，并且在报警过程中能中断报警。 根据以上功能要求，可设计以下的功能方块图: 4.2.　设计原理 数字钟电路的基本结构(如图1 所示) 由两个60 进制计数器和一个24 进制计数器组成, 分别对秒、分、小时进行计时, 当计时到23 时59 分59 秒时, 再来一个计数脉冲, 则计数器清零, 重新开始计时 根据电路特点，可用层次化结构化设计概念。将此项设计任务分成若干模块，每个模块的功能原理分析如下： 4.2.1秒计数器SECOND模块（60进制） 秒的计数通常是从0---59,在VHDL语言中是用16进制写法显示的，例如59用16进制写法表示为59H,秒从0开始计数，当计数至9、19、29、39、49、59秒的时候，16进制中计数就要加7才能使秒计数正常（目的是使计数值变为BCD码目的是使计数值变为BCD码目的是使计数值变为BCD码 图1　数字钟电路