集成电路计算机辅助设计——时序电路集成电路计算机辅助设计——描述_国防科大.pdfVIP

下载本文档

10
0
约2.21万字
约 63页
2017-12-23 发布于浙江
举报
版权申诉

集成电路计算机辅助设计——时序电路集成电路计算机辅助设计——描述_国防科大.pdf

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

集成电路计算机辅助设计——时序电路集成电路计算机辅助设计——描述_国防科大

时序逻辑电路设计描述微电子所陈海燕 1 国防科技大学计算机学院 1 主要内容什么是时序逻辑电路基本存储单元常用的时序电路建模线性反馈移位寄存器的建模 2 国防科技大学计算机学院 2 时序电路的结构框图 3 国防科技大学计算机学院 3 时序逻辑电路特点输出不仅与当前的输入有关，还和电路原来的状态有关由组合逻辑电路和存储电路、或仅有存储电路组成，记忆特性是时序逻辑电路的基本特征；必然包含存储电路。利用时序逻辑电路可以设计出更为复杂的数字电路系统 4 国防科技大学计算机学院 4 时序逻辑电路的分类同步时序电路所有存储单元状态变化都由同一时钟信号控制，比较容易满足建立时间和保持时间的要求。同步时序电路可以很好地避免毛刺有利于器件移植有利于静态时序分析（STA）和验证异步时序电路不存在全局时钟，各触发器翻转的时间不定，设计复杂性增加，数据传输效率较低电路的核心由组合逻辑实现，比如异步FIFO/RAM的读写信号最大的问题是容易产生毛刺，影响电路可靠性、稳定性同步设计原则同步时序电路可以获得比异步时序电路更高的工作可靠性和工作速度。 5 国防科技大学计算机学院 5 如何描述时序逻辑电路？定义存储单元 VerilogHDL通过定义寄存器变量为存储单元建模，对于该寄存器变量赋值只能使用过程赋值（always）语句。考虑存储单元的复位方式、置位条件时钟控制方式 always语句的事件控制列表中posedge(正沿）或negedge （负沿）、电平触发组合通路控制通路 6 国防科技大学计算机学院 6 基本存储单元时序模型反馈模型电平触发的存储单元边沿触发的存储单元电容模型使用开关级建模描述 7 国防科技大学计算机学院