基于RISC指令系统的32位浮点加减法运算器设计.doc

基于RISC指令系统的32位浮点加减法运算器设计 摘要：浮点运算部件一直是限制微处理器性能的一个关键因素。在分析了浮点运算器的结构和算法,即：0操作数检查、对阶、尾数运算、结果规格化及舍入处理。每个步骤可以单独作为一个模块，在每个模块之间增加了寄存器，利用这些寄存器可以为下一个操作准备正确的数据。 关键词：流水线，IEEE-754标准，警戒位舍入法32 bit Floating-Point Addition and Subtraction ALU Design Based on RISC Structure ABSTRACT：Floating-Point arithmetic unit is always key factor of restricting microprocessor performance. This paper analyses structure and algorithm of Floating-Point ALU and brings forward a scenario about Floating-Point addition and subtraction ALU which supports IEEE-754 standard. The scenario adopts 4-Level pipelining structure: 0 operation numbers check、match exponent、fraction arithmetic、result normalization and rounding. Each step can be act as a single module. Among these modules, there are some registers which can prepare correct data for next operation. Keywords: pipelining, IEEE-754 Standard, Guard Digit, Rounding Method 1 引言 广阔，常等等，基本 通过对所设计对象特点及其可行性的研究，选用了Altera公司QuartusII软件作为设计与仿真验证的环境。在设计方法上，采用了自顶向下的设计方法。在设计过程中采用了边设计边验证这种设计与验证相结合的设计流程，大大提高了设计的可靠性。 2 浮点加减法器工作原理与结构 浮点加法器的运算除了尾数加法以外，还需要对准移位、规格化移位、求补码、前导零预测和舍入操作，因此运算速度较整数加法器运算有很大差距。快速的浮点加法器对于浮点单元的性能至关重要，故而减少浮点加法运算时间的技术研究倍受重视。在设计中，通过流水线技术来实现0操作数检查、对阶、尾数运算、结果规格化及舍入处理四步操作；浮点数选用IEEE 754标准，尾数用补码表示，阶码用移码表示。设计完成的这一加减法运算器可以提高CPU的运算速度，进而可以提高整个系统的性能。 2.1需要解决的关键问题 (1)首先要进行“0”操作数检查，如果加数/被加数是“0”，则结果是被加数/加数。 (2)由于本设计采用的数据是IEEE754标准的浮点数，而且在计算机中阶码是用移码表示，所以运算前要先对阶。使两数的小数点位置对齐，即要求两数的阶码相等。采用小的尾数向右移位，每右移一位，阶码加1，直到两数的阶码相等为止。尾数右移时可能会发生数码丢失，影响精度。 (3)在做尾数加减操作时，因为尾数结构实际是1.m，所以在实际进行运算时要将这个丢掉的“1”补上。运算后得到的结果也要保证尾数是1.m的形式，所以在最终的结果上要对不是这种结构的尾数进行向左或向右规格化，而且要对得到的结果选取不同的舍入方法进行舍入处理。 2.2总体结构设计 通过对两个浮点数加减法运算过程的分析，将运算器的加减运算过程分为四个流水段：0操作数检查、对阶――使小阶向大阶看齐操作、尾数加减、结果的规格化处理及其舍入处理。在每个模块之间设计了寄存器用来存放前一流水段所得出的结果。这四个模块可以作为四个不同的子任务，只要能不断地向这个流水线中输入需要进行加减运算的两个数，那么这些任务就能保证是并行执行各自的操作，从而也实现了时间的并行性。设计的抽象结构图如图1所示： 图1运算器总体设计结构图 2.3浮点数的结构及设计 2.3.1浮点数的结构 由于所设计的是32位浮点数的加减法运算器，而且浮点数采用IEEE754标准，因此本设计中浮点数结构如图2所示： 图2浮点数结构注：浮点数结构中，M为尾数的值，原码表示，采用隐藏位表示方法；E为阶码的值，移码表示；S为尾数符号位。 2.3.2警戒位与舍入法 警戒位:对于加减法,如果两个同号的规格化浮点数相加或两个异号的规