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读懂用好Timing Report 《XDC 约束技巧》系列中讨论了XDC 约束的设置方法、约束思路和一些容易混淆的 地方。我们提到过约束是为了设计服务，写入Vivado 中的XDC 实际上就是用户设定的目 标，Vivado 对FPGA 设计的实现过程必须以满足XDC 中的约束为目标来进行。那么我们 如何验证实现后的设计有没有满足时序要求，又如何在开始布局布线前判断某些约束有没 有成功设置，或是验证约束的优先级，这些都需要用到Vivado 中的静态时序分析工具。 静态时序分析 静态时序分析 （Static Timing Analysis ）简称STA，采用穷尽的分析方法来提取出整 个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持 时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束 的错误并报告。 STA 不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少、覆盖 率极高，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来 优化设计。所以STA 不仅是数字集成电路设计Timing Sign-off 的必备手段，也越来越多 地被用到设计的验证调试工作中。 STA 在FPGA 设计中也一样重要，但不同于一般数字集成电路的设计，FPGA 设计中 的静态时序分析工具一般都整合在芯片厂商提供的实现工具中。在Vivado 中甚至没有一 个独立的界面，而是通过几个特定的时序报告命令来实现。 OCV 与PVT 即便是同一种FF ，在同一个芯片上不同操作条件下的延时都不尽相同，我们称这种 现象为OCV （on-chip variation ）。OCV 表示的是芯片内部的时序偏差，虽然很细小，但 是也必须严格考虑到时序分析中去。 产生OCV 的原因主要有PVT （Process / Voltage / Temperature ）三个方面，而STA 要 做的就是针对不同工艺角(Process Corner)下特定的时序模型来分析时序路径，从而保证设 计在任何条件下都能满足时序要求，可以正常工作。 通常PVT 对芯片性能的影响如下图所示， © Copyright 2015 Xilinx Page 1 不同的PVT 条件组成了不同的corner，另外在数字电路设计中还要考虑RC corner 的 影响，排列组合后就可能有超过十种的corner 要分析。但是在FPGA 设计中的静态时序分 析一般仅考虑Best Case 和Worst Case，也称作Fast Process Corner 和Slow Process Corner， 分别对应极端的PVT 条件。 Fast Process Corner Slow Process Corner Fast Process Slow Process Lowest Temperature Highest Temperature Highest Voltage Lowest Voltage Multi-Corner Vivado 中的STA 支持多角时序分析 （Multi-Corner Timing Analysis ），会对以上两种 corner 下的时序同时进行分析，然后报告最差的情况。因为每个corner 下的延时也会有一 定的变化范围，所以时序分析还会考虑每种corner 下的最大延时和最小延时。 Setup/Recovery Check Hold/Removal Check © Copyright 2015 Xilinx Page 2 如果一个设计在Best Case 和Worst