06 异常中断处理.pptVIP

北京大学出版社出版　杨宗德编著 嵌入式ARM系统原理与实例开发 北京大学出版社　出版 杨宗德　编著 2007年7月 异常的概念 异常将导致处理器停止当前事务处理，转而处理一个突发事件（这个突发事件包括外部或者内部引起的）。 例如一个外部中断或者试图执行一个未定义的指令。 在处理异常之前，为了在异常处理完成后能够很好的返回到中断处理之前的状态，在编写程序的时候有必要将处理器当前的状态保护起来，另外，在同一时刻有可能出现多个异常中断请求。 ARM异常类型 异常处理 当一个异常发生后，该异常模式下的R14和SPSR使用以下顺序来保存当前CPU的状态： R14_exception_mode = return link //返回地址保存在该模式下R14 SPSR_exception_mode = CPSR //CPSR保存在该模式下的SPSR中 CPSR[4:0] = exception mode number //切换处理器模式 CPSR[5] = 0 //CPU处于ARM状态 if exception_mode == Reset or FIQ then //如果是复位或者FIQ CPSR[6] = 1 //禁止FIQ请求 CPSR[7] = 1 //禁止IRQ请求 PC = exception vector address //指向中断处理程序向量地址 从异常处理程序中返回时，需要将CPSR中的CPU状态恢复，同时将R14数据传输给PC，可以采用以下两种方式自动完成： 在使用数据处理指令时带上S位，且PC寄存器做为目标寄存器。 使用多寄存器加载指令加载CPSR，如LDM。 Reset异常及处理 当系统复位信号产生后，ARM处理器当立即中断当前正在执行的指令。进入复位处理时，处理器将进行以下操作： R14_svc = UNPREDICTABLE value //R14_svc不可知 SPSR_svc = UNPREDICTABLE value //SPSR_svc不可知 CPSR[4:0] = 0b10011 //处理器进入svc模式 CPSR[5] = 0 //执行ARM状态 CPSR[6] = 1 //禁止FIQ CPSR[7] = 1 //禁止IRQ if high vectors configured then //指向复位向量地址 PC = 0xFFFF0000 else PC = 0当复位后，ARM处理器PC指针将立刻指向00xFFFF0000地址，禁止所有外部中断，运行于SVC模式。 未定义指令异常及处理 当试图执行一个ARM处理器及其协处理器都无法识别的指令时将产生一个未定义指令异常。在没有实际硬件支持时，未定义指令异常可以被用来进行一个协处理器的软件仿真，或者其它软件仿真功能。 未定义指令异常处理步骤 R14_und = address of next instruction after the undefined instruction //R14_und为下一指令地址 SPSR_und = CPSR //存储CPSR状态 CPSR[4:0] = 0b11011 //进入未定义模式 CPSR[5] = 0 //执行ARM执行 //CPSR[6] is unchanged，允许FIQ CPSR[7] = 1 //禁止IRQ if high vectors configured then //指向未定义中断向量 PC = 0xFFFF0004 else PC = 0 软中断异常及处理 软中断异常是由SWI指令产生的，其将进入使CPU进入SVC模式，执行以下操作： R14_svc = address of next instruction after the SWI instruction //R14_svc指向SWI下一条要执行指令 SPSR_svc = CPSR //备份CPSR CPSR[4:0] = 0b10011 //进入SVC模式 CPSR[5] = 0 //执行ARM状态指令 /* CPSR[6] is unchanged */ CPSR[7] = 1 //禁止IRQ if high vectors configured then //进入异常处理 PC = 0xFFFF0008 else PC = 0预取指异常及处理 存储异常是由存储系统产生的，当试图读取一个不可用指令时，