集成电路计算机辅助设计与验证算法、实践总复习.docVIP

Verilog总复习 ⅠVerilog设计部分： 一、概念部分 1）代码修改 1.端口列表不完整，或者含中间变量 2.端口申明不完整（Testbench中无需端口申明） 3.变量类型定义错误，位宽错误，中间变量最好要设置为寄存器型 4.assign只能给线网型变量赋值，只为组合逻辑建模，只包含简单延时# 5.过程赋值语句块initial、always中被赋值的变量只能是寄存器型 6.initial、always这些过程语句中如果包含两条及两条以上的语句时，需要用begin end或fork join来封装 7.同一always中阻塞赋值=与非阻塞赋值=同时存在 8.always块信号敏感列表不完整，会引入不必要的Latch 9.if语句结构不完整，且信号未赋初值，组合逻辑描述中if后缺少else时，会产生不必要的Latch 10.case语句不完整，分支不完整没加default，或分支语句中的赋值不完整，且信号未赋初值，都会产生不必要的Latch 11.case后的控制表达式可能与标号不符 12.case语句后接了两条或两条以上的default 13.case某一标记要执行两条或两条以上的语句，必须封装在begin end或fork join 14.拼接和复制时，没有指定位宽 15.if、if else、if else嵌套只能出现在过程语句块always、ini