高性能CPU时钟网络设计技术研究.pdfVIP

高技术通讯2004·增刊 高性能CPU时钟网络设计技术 刘 军① 胡建国 刘 龙 曾献君 (国防科学技术大学计算机学院 长沙410073) 摘要 讨论了物理设计中时钟网络的设计技术，并以现有的CPU时钟网络的为例，介 绍了高性能CPU的时钟网络设计技术。 关键词 时钟分配网络，时钟树，时钟偏斜，互连延迟 络。 0 引言 1．1带buffer的时钟树 在同步数字系统中，时钟分配网络的设计直接 在VLSI设计中，最普遍采用的时钟信号分配策 影响系统的性能。在逻辑设计阶段，通常将时钟信 略就是在时钟源和时钟通路上加buffer构成树状结 号作为简单的同步控制信号加以处理，很少涉及时 构。时钟源作为树的根，树的初级部分作为主干，驱 钟信号的物理特性。在实际的数字系统物理设计实 动每个寄存器的各条通路作为树的分枝，被驱动的 现中，时钟分配网络的设计规划、时钟信号的具体布 寄存器作为叶子节点。另外，时钟树的mesh结构有 局、布线方式直接影响系统的性能和可靠性，并直接 时也会被采用。Mesh结构被认为是对标准形式的 决定了芯片／系统的功耗。 扩展，它能有效的减少连线电阻和时钟偏斜。时钟 在数字系统中，时钟信号具有下述特征：负载 树结构如图1所示。 大，连线距离长，信号的翻转率高。由于时钟信号通 常用来同步或者控制芯片／系统中的各个设计部分 的具体操作，设计实现时要求时钟信号的波形具有 很高的质量，即必须干净和陡峭，时钟信号的翻转时 间短。此外，物理设计中对时钟信号延迟的控制必 须特别小心，因为时钟信号延迟误差会直接导致数 据穿透、数据失效的发生。 图1时钟分配网络的结构 本文讨论物理设计中时钟分配网络的设计技 如果时钟源的驱动buffer的连线电阻远小于它 术，并以高性能CPU的时钟网络的设计为例，介绍 的输出电阻，就可以采用单一的、集中式的buffer来 了高性能CPU的时钟网络设计技术。 驱动整个时钟分配网络。当我们不太关心整个网络 1 时钟分配网络设计策略 的负载平衡时，这种策略是合适的。 另一种可供选择的方式是将buffer分散到整个 高性能的时钟分配网络设计的主要目标是：在 时钟网络。当然这会使得布线面积增大，但时钟信 确保不发生数据穿透的条件下，通过在全系统范围 号波形精确，也较容易被控制。当连线电阻的影响 内对时钟偏斜进行调度，使得时钟偏斜尽可能小，从 不可被忽略时，这是一种必然的选择。采用分散的 而提高芯片操作频率，这个过程被称为时钟偏斜调 buffer设计，一方面对时钟信号进行逐级放大，另一 度。在进行时钟系统物理布局、布线的时候，应充分 方面将局部时钟网络与上级网络分隔开。图2为一 考虑到所采用的时钟分配网络的设计策略和拓扑结 种采用这种策略设计的带buffer的三级时钟分配网 构。时钟网络的设计与分配一直是