第七章3 计数器.pptVIP

时序逻辑设计实践 计数器 Latches and Flip-Flops Switch debouncing BUS holder circuit Multibit registers and latches 4位寄存器74x175 8位寄存器 什么是计数器 二进制计数器 二进制计数器续 十进制计数器 其他计数方式的计数器设计 环行计数器 环行计数器续 扭环计数器（约翰逊计数器） 扭环计数器续 MSI计数器芯片：’163 ’163介绍续 利用74x163实现任意二进制加计数器——利用CLR 利用74x163实现任意二进制加计数器——利用CLR续 利用74x163实现任意二进制加计数器——利用LD 利用74x163实现任意二进制加计数器——利用LD续 利用74x163实现任意二进制加计数器——利用RCO 利用74x163实现任意二进制加计数器——利用RCO续1 利用74x163实现任意二进制加计数器——利用RCO续2 利用74x163实现其他的非二进制加计数方式的计数器 利用74x163实现其他的非二进制加计数方式的计数器续1 利用74x163实现其他的非二进制加计数方式的计数器续2 利用74x163实现其他的非二进制加计数方式的计数器续3 利用74x163实现序列发生器 利用74x163实现序列发生器续 思路与步骤： 1、将‘163器件改造成与待求计数器模相同的二进制加计数器； 2、将改造的计数器的状态输出转换成待求计数器的状态输出；他们之间是一个组合逻辑关系；输入已知为改造后的计数器状态输出，而未知输出为带求计数器的状态输出； EX10：请利用’163器件和与非门实现一个3位环行计数器 步骤一：3位环行计数器的模为3，所以，先将‘163改造成模3的计数器 步骤二：完成从’163状态输出到3位环行计数器之间的转换； QBQA Q2Q1Q0 构建真值表 00 100 01 010 10 001 11 ddd 电路图在下页 CP 5V Q2 Q1 Q0 Ex10电路图 为了简便起见，可以将任意项都看成逻辑“0”； 电路图在下页 构建真值表 111 ddd QCQBQA Q2Q1Q0 000 000 001 001 010 011 011 111 100 110 101 100 110 ddd EX11：请利用’163器件和与’138实现一个3位扭环计数器 步骤一：3位扭环计数器的模为6，所以，先将‘163改造成模6的计数器 步骤二：完成从’163状态输出到3位扭环计数器之间的转换； B A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 C G2A G1 CP 5V Q1 Q0 Q2 Ex11电路图 1 0 0 序列发生器：能够产生一个二进制序列的状态机；（即产生一个固定二进制序列的串行输出） EX12：请用‘163和’151实现一个序列为“101101”的序列发生器 思路与步骤： 1、将‘163器件改造成模为待求序列长度的计数器； 2、改造后的计数器中没一个状态对应一个序列发生器中的一位序列输出，他们之间构建一个组合逻辑关系 步骤一：该序列长度为6位，所以，先将‘163改造成模6的计数器 步骤二：完成从’163状态输出与每一位序列相对应的组合逻辑； 构建真值表 111 d QCQBQA F 000 1 001 0 010 1 011 1 100 0 101 1 110 d F为序列发生器的串行输出 电路图在下页 电子科技大学光电信息学院陈德军 * CLOCK 触发器输出 组合电路输出 触发器输入 Setup-time margin Hold-time margin Timing diagram 1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q 1,2C 1D 2D 3,4C 3D 4D 74x375 D锁存器 PR D Q CLK Q CLR 74x74 PR J Q CLK K Q CLR 74x109 PR J Q CLK K Q CLR 74x112 P484图8-3 引脚 +5V SW_L DSW 开关闭合 SW_L DSW 开关 打开 闭合 第1次接触 触点 抖动 SW_L DSW 理想情况 SW_L SW 0 0 1 1 SW_L SW 0 0 1 1 开关闭合 0 0 1 1 SW_L SW 0 0 1 1 SW_L SW 1 1 0 0 SW_L SW DSW 开关闭合 figure 8-5 该方法一般不与高速cmos型器件(74ACT**)一起使用 一般与wimpy系列逻辑一起使用(HCT, LS-TTLS) Q QL S Q R