基于FPGA的新的DDS＋PLL时钟发生器.pdfVIP

维普资讯 基于FPGA的新的 DDS+PLL时钟发生矗 西安电子科技大学微电子所 王雅君 吴玉广 黎文福 摘要：针对直接数字频率合成 (DDS)和集成锁相环 (PLL)技术的特性，提出了一种新的DDS激励 PLL系 统频率合成时钟发生器方案。且DDS避免正弦查找表，即避免使用R0M，采用滤波的方法得到正弦波。 关键字：DDS；PLL；正弦波查找表；ROM；相位控制字；频率控制字 1．引言 频率不能太高，输出信号的频率上限基本上是在 HF 或VHF频段上，比PLL合成技术以及直接模拟合 高性能合成频率广泛应用在现代通信、雷达和 成技术得到的信号频率低；二是输出频率杂散分量 电子测量等技术领域中。频率合成方法主要有3种： 较大 ，频谱纯度不 如PLL。从基本原理而言，PLL (1)直接合成法 ，它利用混频器、倍频器 、分频器 是模拟的闭环系统，而DDS是全数字的开环系统， 和带通滤波器完成对频率的算术运算。 二者是两种不同的频 率合成技术 ，采用将二者结合 (2)应用锁相环 PLL(PhaseLockedLoop)的频 构成DDS+PLL组合系统来互相补充，可以达到单一 率合成 ，虽然具有工作频率高、宽带 、频谱质量好的 技术难以达 到的应用效果。 优点，但频率分辨率和转换速率都不够高。 (3)最新的频率合成方法是直接数字频率合成 2．传统的DD$框图 DDS(DirectDigitalSynthesis)，是从相位概念出发直 接合成所需波形的一种新的频率合成技术。它在相 传统的DDS框图如图 1所示。 对带宽 、频率转换时间、相位连续性 、正 交输出、高分辨率以及集成化等一系列 性能指标方面已远远超过了传统频率合 成技术。当累加器的N很大时，最低输 出频率可达Hz、mHz甚至 Hz级。也就 是说：DDS的最低合成频率接近于零频。 图1传统的DD$框图 如果 为50MHz，那么当N为48位时， 其分辨率可达 179nHz。转换时间最快可达 lOns的 该DDS系统的核心是相位累加器，它由一个加 量级，这都是传统频率合成所不能比拟的。 法器和一个相位寄存器组成，每来一个时钟，相位寄 DDS的两个明显不足限制了其进一步的应用 ： 存器以步长增加，相位寄存器的输出与相位控制字 一 是因受限于器件可用的最高时钟频率，致使合成 相加，然后输人到正弦查找表地址上，正弦查找表包 httr-t．，，．^^^^，，’；，’m a^ ，、^ 维普资讯 L 设计 含一个周期正弦波的数字幅度信息，每个地址对应 DDS和 PLL这两种频率合成方式不同，前者是 正弦波 中0～360。范围的一个相应点。查找表把输 全数字的开环系统，而 PLL是一种模拟闭环系统， 入的地址相位信息映射成正弦波幅度的数字信息， 各有各的特点，不能相互替代，但可以相互补充。所 驱动DAC，输出模拟量。 以在实际应用中往往是采用DDS／PLL混合方式 (图 设相位累加器的位宽为 2，sin标的大小为2， 3)。该方法将 DDS输 的中频信号作为PLL倍频 累加器的高P位用于寻址 sin表，时钟 (clock)的频 器的参考频率 ，利用PIL将信号变换到所需的频 率为 ，若累加器的步长为频率控制亨 M，则产生的 率。这种方式既保留_rDDS的频率分辨率高和频率 信号频率为： 切换速度快的特性 ，又弥补了DDS输出频率较低 = M。fj2、 的不足，同时PLL环路的带通滤波可 以对 DDS的带 频率分辨率为