VHDL与数字集成电路设计VHDL3-1.pptVIP

数据寄存器及相关电路 D触发器的控制与扩展 并行寄存与移位寄存 数据寄存器及相关电路 多功能移位寄存器 数据寄存器及相关电路 第四章 算数逻辑单元 4.1 加法器 4.2 乘法器 VHDL与数字集成电路设计 加法器设计 加法运算从最低位开始，逐步向高位进行； 每一位相加时，产生1位结果（s），同时产生1位进位（c）； 最低位相加时，只需要考虑2个数据的相加：半加； 其余位相加时，需要考虑3个数据的相加：全加。 4.1 加法器、算数逻辑单元 加法器设计 半加器 4.1 加法器、算数逻辑单元 加法器设计 全加器 4.2 加法器、算数逻辑单元 利用半加单元设计全加器 4.2 加法器、算数逻辑单元 可扩展的串行加法器： 采用全加器级联构成 4.2 加法器、算数逻辑单元 4位串行加法器：ASIC设计 第1级采用半加； 最高级取消进位。 4.2 加法器、算数逻辑单元 * * * Define 3 new variable which ONLY depend on A, B Generate (G) = AB Propagate (P) = A ? B Delete = A B Can also derive expressions for S and C o based on D and P Propagate (P) = A + B Note that we will be sometimes using an alternate definition for * Worst case delay linear with the number of bits Goal: Make the fastest possible carry path circuit td = O(N) tadder = (N-1)tcarry + tsum * 28 Transistors * * Exploit Inversion Property * * * * * Also called Carry-Skip * tadder = tsetup + Mtcarry + (N/M-1)tbypass + (M-1)tcarry + tsum * * * * * * 第三章 时序逻辑的设计优化 VHDL与数字集成电路设计 2 storage mechanisms ? positive feedback ? charge-based 锁存器：电平敏感 时序逻辑电路类型 寄存器：边沿敏感 D Clk Q Clk D Q D Clk Q Clk D Q 锁存器类型 基于锁存器的设计 N latch is transparentwhen f = 0 P latch is transparent when f = 1 N Latch Logic Logic P Latch f 时间约束 t CLK t D t c 2 q t hold t su t Q DATA STABLE DATA STABLE Register CLK D Q 正反馈与双稳态 V i 1 A C B V o 2 V i 1 = V o 2 V o1 Vi2 V i 2 = V o 1 双稳态 Gain should be larger than 1 in the transition region 基本锁存器电路 D CLK CLK D Converting into a MUX Forcing the state (can implement as NMOS-only) 多路选择器锁存器 Negative latch (transparent when CLK= 0) Positive latch (transparent when CLK= 1) CLK 1 0 D Q 0 CLK 1 D Q 具体电路 主从寄存器 Two opposite latches trigger on edge Also called master-slave latch pair 具体电路 Multiplexer-based latch pair 建立时间 降低时钟负载的主从寄存器 RS触发器 带有时钟控制的RS触发器 Cross-coupled NANDs Added clock 不同的状态储存机制 D CLK CLK Q Dynamic (charge-based) Static C2MOS寄存器 施密特触发器 VTC with hysteresis Restores signal slopes CMOS施密特触发器 Moves switching threshold of the first inverte